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"Schaltungsanordnung für Datenwandler zur Steuerung, Überwachung,
Parallel-Serien- und Serien-Parallelumsetzung von abgehenden und angelieferten Informationen"
Die Erfindung bezieht sich auf eine Schaltungsanordnung für getaktete Register enthaltende
Datenwandler zur Steuerung, Überwachung , Serien-Parallel- und Parallel-Serienumsetzung
von auf einem Übertragungskanal abgehenden und angelieferten Informationen, die
aus Datenblöcken bzw. Impulsfolgen begrenzter Länge bestehen.
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Aufgabe der Erfindung ist es, mit geringstem Schaltungsaufwand die
von Nebenstellen nacheinander für ein in einer Zentrale befindliches Datenverarbeitungsgerät,
z.B. Rechengerät, angelieferten Daten serien-parallel umzusetzen, die zu den-Nebenstellen
nacheinander abgehenden Daten parallel-serien umzusetzen und den gesamten Datenverkehr
zu steuern und auf Richtigkeit hin zu überwachen, so daß das Datenverarbeitungsgerät
in geringst möglicher Weise mit der Datenumsetzung, Steuerung und Überwachung belastet
wird.
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Ein bevorzugtes Anwendungsgebiet ist die Verkehrsüberwachung und Lenkung,
bei der ständig Daten der Verkehrsteilnehmer in begrenzten Gebieten oder auf bestimmten
Strecken.an eine Zentrale, z.B. Entfernungsangaben, Geschwindigkeiten, gegeben werden
müssen. Die ihrerseits die Datensammelnden Nebenstellen werden von der Zentrale
über die Datenwandler abgefragt, und die Nebenstellen leiten die in der Zentrale
errechneten Daten entweder an die Verkehrsteilnehmer weiter bzw: zurück oder ergreifen
nach Erhalt dieser Daten Maßnahmen, um den Verkehr entsprechend zu lenken.
Die
Erfindung ist dadurch gekennzeichnet, daß ein Datenwandler ein die Bits des Datenblocks
parallel aufnehmendes Schieberingregister enthält, das durch ein mit einer Steuerschaltungsanordnung
verbundenes Steuerregister betätigt wird, das als Modulo-M+1 -Zähler ausgebildet
ist und dessen Zählumfang der um eins erhöhten Länge M des gesamten abgehenden Datenblocks
entspricht, daß ein weiterer Datenwandler ein die Bits des angelieferten Datenblocks
seriell aufnehmendes Schieberegister enthält, das von einem als Modulo- N+1 -Zähler
ausgebildeten Steuerregister betätigt wird, wobei der Zählumfang der um eins erhöhten
Länge N des angelieferten Datenblocks entspricht, das ebenfalls mit der erwähnten
Steuerschaltungsanordnung verbunden ist, die Kommandosignale für ein die Bits des
Schieberingregisters abgebendes und die Bits des Schieberegisters aufnehmendes Datenverarbeitungsgerät
erzeugt und von diesem Datenverarbeitungsgerät gelieferte Kommandosignale verarbeitet.
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Ein Vorzug der neuen Schaltungsanordnung liegt darin, daß die Datenverarbeitungsanlage
während der Abwicklung des Datenverkehre entlastet wird und andere Aufgaben ausführen
kann. Weitere Vorzüge liegen in ihrer Anpassungsfähigkeit an die Form der ein-und
abgehenden Daten und der Fähigkeit, auch bei Ausfall oder Störung von Nebenstellen
oder Übertragungsstrecken, was sich durch fehlerhafte oder ganz ausbleibende anzuliefernde
Daten bemerkbar macht, das Gesamtsystem arbeitsfähig zu halten. Grundsätzlich kann
die neue Schaltungsanordnung abgehende und ankommende Datenblocks gleicher Länge
verarbeiten. Es können die ankommenden und abgehenden Datenblocks aber auch unterschiedlich
zusammengesetzt sein, z.B. zusätzliche Synchronisationsimpulse bzw. entsprechende
Pausen innerhalb der Datenblocks vorgesehen sein. Als Beispiel des von der Zentrale
abgehenden Datenblocks wird im vorliegenden Fall angenommen, daß zuerst eine Synchronisationsgruppe
von sechs Eits (1 0 1 0 1 0) vorhanden ist, worauf eine aus vier Bits und einem
Parity-Bit bestehende Informationsgruppe folgt. Darauf kommen zwei Pausenschritte,
denen eine
zweite Synchronisationsgruppe folgt, an die sich eine
Informationsgruppe aus zehn Bits und zwei Parity-Bits anschließt. Dann folgt wieder
ein Pausenschritt und anschließend zwei weitere Informationsgruppen mit den entsprechenden
Parity-Bits, so daß der gesamte Datenblock aus M = 42 Bits besteht. Der eingehende
Datenblock soll nur eine Synchronisationsgruppe aus wiederum 6 Bits und eine Informationsgruppe
aus 11 Zeichen mit zwei Parity-Bits haben, so daß der Datenblock aus N = 19 Bits
besteht.
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Neben der Steuerung und Überwachung des Datenverkehrs und der richtigen
Aufeinanderfolge der Datenblöcke soll die Schaltungsanordnung für die Datenwandler
eine parallelserielle Umwandlung der Daten durchführen, da das Datenverarbeitungsgerät
wie üblich bitparallel arbeitet, und der Datenverkehr über Fernsprechleitungen seriell
mit einer bestimmten Übertragungsgeschwindigkeit (z.B.- 600 - 1200 Baud) erfolgt.
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Die Zeichnung stellt Ausführungsbeispiele dar. Es zeigen Fig. 1 das
Prinzipschema der Schaltungsanordnung, Fig. 2 das Blockschaltbild des Datenwandlers
für abgehende Datenblöcke, Fig. 3 das Blockschaltbild des Datenwandlers für eingehende
Datenblöcke, Fig. 4 Steuerregister des Datenwandlers nach Fig. 2, Fig. 5 Schieberingregister
des Datenwandlers nach Fig. 2, Fig. 6 eine Parity-Bit-Erzeugungsschaltung für 4
und 5 Variable, wie sie im Register nach Fig. 5 eingesetzt wird, Fig. 7 Steuerregister
für den Datenwandler nach Fig. 3, Fig. 8 Schieberegister für den Datenwandler nach
Fig. 3,
Fig. 9 Steuerschaltung für die Datenwandler, Fig. 10 und
11 Blockschaltbilder von weiteren Datenwandlern.
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Die Schaltungsanordnung DLT (Fig. 1) enthält zwei Datenwandler DW1
und DW2 mit nachgeschaltetem Modem SM bzw. EM (Modulations- Demodulationsvorrichtung).
Um Überlappungen des ein- und auslaufenden Da- ' tenverkehrs aufgrund unterschiedlicher
Laufzeiten zwischen dem Datenverarbeitungsgerät EDV und den verschieden weit entfernten
Datensammelvorrichtungen der Nebenstellen auszuschließen, wird durch das Zusammenwirken
der Datenwandler DW1 und DW2 über die Steuersignale LST und PY bewirkt, daß erst
ein abgehender Datenblock vom Datenwandler DW1 ausgesendet wird, wenn ein vollständiger
und fehlerfreier Datenblock vom Datenverarbeitungsgerät EDV übernommen wurde. Auch
bei Empfang eines fehlerhaften Datenblockes und Verwerfen desselben oder sogar Ausbleiben
(z.B. durch Ausfall einer Nebenstelle) eines Blockes muß an sich der Datenverkehr
ungestört weiterlaufen. Bei der Übernahme des angelieferten Datenblockes vom Datenwandler
DW2 muß dem Datenverarbeitungsgerät noch ein Teil der Information des vorher abgegangenen
Datenblockes zur Verfügung stehen. Hierdurch kann die Datenverarbeitungsanlage zwischenzeitlich
andere Aufgaben erledigen und braucht auch nicht den Informationsinhalt des vorher
abgegangenen. Datenblocks gespeichert zuhalten. Aus diesem Grunde soll im Datenwandler
DW1 die noch benötigte Information des abgegangenen Datenblockes bis zur Übergabe
des angelieferten und an die Datenverarbeitungsanlage übergebenen Datenblockes gespeichert
bleiben. Für die Erfüllung dieser Aufgabe ist das Schieberegister im Datenwandler
als Ringschieberegister ausgeführt.
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Der Datenwandler DW1 hat die Aufgabe, die z.B. von einem Rechner der
Zentrale mit einer bestimmten Anzahl Bits parallel anfallenden Daten in eine Impulsserie
umzuwandeln, die über ein Kabel K1 zu einer Nebenstelle gegeben wird. Der Datenwandler
DM besteht nach Fig. 2 im wesentlichen aus drei Teilen, einem Ringschieberegister
1 (27 Bits), einem Steuerregister 3, das aus einem Modulo ri+1'-Z@ihler (M = 42)
aufgebaut ist und einer Steuerschaltung 2. Das Datenverarbeitungsgerät 1-V ist mit
dem Datenwandler über die Datenleitungerir
01 ..... 022 mit dem
Ringschieberegister 1 und über Steuerleitung 0A, auf der ein sogenanntes Output-Acknowledge-Signal
(Bestätigungssignal) geliefert wird, und Steuerleitung 0R, über die ein sogenanntes
Output-Data-Request-Signal (Anforderungssignal) abgegeben wird, mit dem Steuerregister
3 und der Steuerschaltung 2 verbunden. Ferner ist noch ein Leitungsbündel LR vorgesehen,
über das die im Datenwandler DW 1 gespeicherte Bits (14 Bits) dem Datenverarbeitungsgerät
EDV zur Verfügung gestellt werden. Ausgangsseitig ist der Datenwandler DW1 über
zwei Leitungen IL1 und T mit dem Modem SM verbunden. Über die eine Leitung IL1 zum
Modem SM laufen die den abgehenden Datenblock bildenden Serienimpulse und auf der
anderen Leitung T wird vom Modem SM her der Datenwandler DW1 mittels Taktimpulsen
synchronisiert.
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Im Ruhezustand des Datenwandlers DW1 steht das Ringschieberegister
1 und der Modulo 43-Zähler des Steuerregisters 3 in der Null-Stellung. Über die
Leitung 0R wird ein Signal, das Output-Data-Request-Signal, dem Rechner EDV von
einer noch zu beschreibenden Steuerschaltungsanordnung 2 zugeführt und fordert die
Datenausgabe an. Die Datenausgabe des Datenverarbeitungsgerätes über die Informationsleitungen
01 ..... 022 in das Ringschieberegister 1 geschieht mit dem Output-Acknowledge-Signal
über Leitung 0A, das das Steuerregister 3 über die Leitung 0A in die erste Zählstellung
bringt. Daraufhin wird über, die Leitung DA für das Steuerregister 3 der Takteingang
über die Leitung T geöffnet, so daß die Taktimpulse das Steuerregister 3 schrittweise
weiterschalten. Für die ersten 6 Taktimpulse gibt das Steuerregister 3 somit z.B.
die erwähnte Synichronimpulsgrup pe 1 0 1 0 1 0 auf der Leitung Sy über ein NAND-Glied
N2 auf den Ausgang JL 1. Anschließend gibt in dem gewählten Beispiel für die nächstfolgenden
5 Taktimpulse (4 Informations-Bit + Parity-Bit) vom Steuerregister 3 ein Signal
über die Leitung S den Schiebeeingang des Schieberingregisters 1 frei und öffnet
den Serieninformationsausgang des Schieberingregisters 1 über ein NAND-Glied N1.
Die während 5 Taktzeiten am Schieberingregistereingang wirkenden Impulse verschieben
den Inhalt um 5 Bits und die ersten 5 Informations-Bits gelangen über die NAND-Glieder
N1 und N2 auf den Ausgang JL 1. Anschließend gelangen z.B. für 2 Taktimpulse keine
Impulse auf den 'r
Ausgang des Datenwandlers DW1 (2-Bit-Schaltpause);
die nächstfolgenden 6 Taktimpulse liefern wieder auf der Leitung Sy des Steuerregisters
3 z.B. eine zweite Synchronimpulsgruppe 1 0 1 0 1 0, die über das NAND-Glied N2
und Leitung IL1 zum Modem SM gelangt. Dann werden wieder z.B. für 12 Taktimpulse
die Informations-Bits im Schieberingregister verschoben und gleichzeitig auf den
Ausgang gegeben. Vor Ausgabe einer letzten Informations-Gruppe von 10 Bits erfolgt
eine Unterbrechung für eine Taktpause (z.B. Trennung zur Formatgestaltung), so daß
im gewählten Beispiel nach 43 Taktzeiten der gesamte Datenblock in Serie dem Modem
SM zugeführt ist. Aufgrund der Ringschaltung des Ringschieberegisters 1 über Leitung
R bleibt der Datenblock wie bei der Eingabe durch den Rechner gespeichert (Fig.
5). Die Schiebeschaltung U ist an ein UND-Tor U1 angeschlossen, dem über Leitungen
S und T die entsprechenden Signale zugeführt werden.
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Das Steuerregister 3 ist nach Fig. 4 als Modulo 43-Zähler mit 6 Flipflops
4 - 9 aufgebaut. Die Zählstellungen des Modulo 43-Zählers sind so gewählt, daß sich
für die Bildung der Steuersignale möglichst einfache Decodierschaltungen ergeben.
Es werden drei verschiedene Steuersignale benötigt: 1) Ein Signal am Ausgang über
Leitung S, das anliegt, solange Schiebeimpulse auf das Ringschieberegister 1 gegeben
werden sollen; 2) Ferner z.B. die erwähnten beiden Synchronimpulsgruppen, die am
Ausgang über Leitung Sy abgenommen werden; 3) Ein Signal über Leitung DA, das bedingt
über Leitung 0R (Fig. 2) das Output-Data-Request-Signal über die Steuerschaltungsanordnung
2 für das Datenverarbeitungsgerät EDV liefert und den Modulo 43-Zähler 3 für 43
Taktimpulse freigibt, solange der Parallel-Serienwandlungsvorgang abläuft. Das Output-Acknowledge-Signal
vom Rechner her läuft über Leitung 0A und setzt über ein Flipflop FR den Modulo
43-Zähler 3 zu Beginn der Serien-Parallelwandlung in die erste Zählstellung. Die
Triggerglieder.TG1 und TG2 dienen dazu, daß der 6 Flipflops enthaltende Zähler kleinere
Zählkäpazitäten, im gewählten Beispiel z.B. nur 43 Zählstellungen anstelle von 26
64 hat. Das Plipflop FR bewirkt, daß ein mit dem Taktimpuls über Leitung T synchronisiertes
Sletzen
des Steuerregisters 3 nach eingetroffenem Output-Acknowledge-Signal über Leitung
0A erfolgt.
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Die Steuerausgänge über Leitungen Sy, NA und S werden mittels der
NAND-Glieder N3 bis N10 gebildet, denen die Ausgänge der Flipflops 4 - 9 entsprechend
zugeführt werden, wie aus der Figur 4 anhand der kleinen Buchstaben ersichtlich,
wobei die überstrichenen kleinen Buchstaben die komplementären Ausgänge der Kippstufen
bedeuten.
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Die Bildung der einzelnen Parity-Bits soll unmittelbar während der
Eingabe des Rechnerwortes in das Schieberingregister 1 (Fig. 5) erfolgen. Um auch
die Komplemente der Informations-Bits zur Verfügung zu haben, werden die Eingänge
für die Parity-Bit-Schaltung 17 an den Ausgängen a - d der Flipflops 10 - 13 des
Ringschieberegisters 1 abgenommen. Es sind in diesem Beispiel in der Struktur gleiche
Arten von Parity-Bit-Schaltungen vorgesehen, und zwar eine Schaltung für die Parity-Bit-Bildung
aus 4 Informationsbits und eine Parity-Bit-Schaltung für die Bildung aus 5 Informationsbits
(Kippstufen ....15 und Parity-Flipflop 16). Einen möglichen Aufbau der Parity-Bit-Schaltung
zeigt Fig. 6, wobei die Parity-Bit-Erzeugungsschaltung (Ergänzung auf Ungeradzahligkeit)
aus den NAND-Gliedern N11 - N19 besteht, bei denen den NAND-Gliedern N11 - N18 die
entsprechenden Ausgänge der Flipflops des Ringschieberegisters 1 zugeführt sind.
Die zusätzlichen NAND-Glieder N20 - N23 werden benötigt, um die Parity-Bit-Erzeugungsschaltung
auf 5 Variable am Eingang zu erweitern. Die Übernahme vom Ausgang P4 der Parity-Bit-Schaltung
17 in das Parity-Bit-Flipflop 14 des Ringschieberegisters 1 erfolgt in jeden Fall
zur Zeit der Rückflanke des Output-Acknowledge-Signals über Leitung 0A vom Rechner,
da dann sicher inzwischen die Informations-Lits in die einzelnen Flipflops des Ringschieberegisters
1 übernommen sind.
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Bei einer ÜbertragungsGeschwindigkeit von z.B. 1200 Baud dauert ein
vom Datenwandler DVi1 gesendeter zu 42 Eit angenommener Datenblock T1 = 35 ms. Der
weniger Bits@enthaltende angelieferte
Datenblock mit der Dauer T2
= 6,3 ms trifft nach einer Zeit # im Datenwandler DW2 ein, die sich aus der Laufzeit
des gesendeten Datenblocks vom Datenwandler DW1 zur angesprochenen Nebenstelle,
der Laufzeit des Blocks von der Nebenstelle zum Datenwandler DW2 und der Aktivzeit
der Nebenstelle zusammensetzt. Die Summenzeit# kann zwischen zwei Extremwerten#
min und #max liegen.
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Bleibt ein anzuliefernder Datenblock aus, so gibt nach der Zeit T
Z (maximale Zeit, in der ein Block zu erwarten wäre) ein Zeitglied ZG in der Steuerschaltung
nach Fig. 9 einen Impuls ab, der für das Datenverarbeitungsgerät das Data-Output-Request-Signal
durch Kippen des Flipflops FG auf Leitung 0R liefert. Hierdurch wird der nächste
Datenblock angefordert. Wird dagegen während der Zeit# Z ein Datenblock angeliefert,
so wird mit dem ersten Synchronimpuls dieses Blocks vom Datenwandler DW2 über die
Leitung PY' im Datenwandler DW1 durch Setzen des Flipflops FZ der vom Zeitglied
ZG abgegebene Impuls unwirksam gemacht. Anstelle des Zeitgliedes ZG veranlaßt nun
der Datenwandler DW2 über Leitung LST und des Flipflop FG das Output-Data-Request-Signal
auf Leitung OR.
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Bei fehlerfrei empfangenem Datenblock ist ein Input-Acknowledge-Signal
(d.h. Übernahme des angelieferten Datenblocks vom Rechner ist erfolgt) auf der Leitung
LST vom Datenwandler DW2 her wirksam (Fig. 3). Bei empfangenem und als fehlerhaft
erkannten Datenblock liefert der Datenwandler DW2 mit dem nächsten Taktimpuls anstelle
des Input-Acknowledge-Signals ein Fehlersignal über die Leitung P' (Fig. 3) das
UND-Glied U2, ODER-Glied 01 und die Leitung LST zur Steuerschaltung, die über das
Flipflop mit einem Data-Output-Request-Signal OR das Aussenden des nächsten Blocks
auslöst.
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Wird für das Zeitglied ZG in der Steuerschaltung ein monostabiler
Multivibrator mit der Kippzeit #Z verwendet, so müssen die Bedingungen T
Z i;Xmax und 'c Max -'le min "- T1 + T2 erfüllt sein. Andernfalls
fällt der Beginn des nächstfolgenden Blockaussendens noch in die Kippzeit des Zeitgliedes
ZG und dieses wird nicht erneut gekippt. Mit Kenntnis der Anordnung der Nebenstellen
sind die Zeiten"c min und ;'vmax zu ermitteln und damit obige Bedingungen , durch
konstruktive Maßnahmen einfach zu erfüllen.
Nach dem Prinzipschaltbild
(Fig. 3) enthält der Datenwandler-DW2, der die Wandlung der in Serie kommenden Impulse
von der -Leitung IL2 bzw. dem Modem EM in eine im vorliegenden Fall 11 Bit-Parallelform
übernimmt, 2 Einheiten, ein 13 Bit-Schieberegister 18 und ein als Modulo 20-Zähler
aufgebautes Steuerregister 19. Der vom Kabel K2 bzw. Modem EM über Leitung JL 2
ankommende erste Synchron-Impuls der Synehronimpulsgruppe 1 0 1 0 1 0, die der ersten
Informationsbitgruppe vorausgeht, setzt den in der Ruhestellung stehenden Modulo
20-Zähler 19 über Leitung JL 2 in die erste Zählstellung 01000. Mit dieser Zählstellung
wird über die Leitung DE der Zähleingang freigegeben, und die nächsten 5 Taktimpulse
vom Modem EM her zählen das Steuerregister 19 während der einlaufenden 5 Synchron-Impulse
weiter. Mit dem 6. Taktimpuls schaltet das Steuerregister 19 über die Leitung S
Taktimpulse auf das 13-Bit-Schieberegister 18, die dort als Schiebeimpulse wirksam
werden. Die nun vom Kabel K2 über Leitung IL2 her kommenden Informations-Bits. liegen
am Eingang der ersten bistabilen Kippstufe 25 des 13-Bit-Schieberegisters 18 (Fig.
8) ah und werden mit jedem Taktimpuls schrittweise seriell in das 13-Bit-Register
18 übernommen. Nach 13 als Schiebeimpulse wirkenden Taktimpulsen ist das Schieberegister
18 gefüllt und das als Modulo 20-Zähler wirkende Steuerregister 19 erreicht seine
Endstellung, so daß mit einem Synchronimpuls und 5 + 13 = 13 Taktimpulsen die 19.
Zählstellung erreicht wird (Fig. 7). Damit gelangt ein Input-Data-Request-Signal
über die Leitung DA' und IR zum Datenverarbeitungsgerät EDV und fordert dort die
Informationsübernahme an, wenn die Parity-Prüfung ein Richtsignal auf der Leitung
P' ergeben hat (fehlerfreier Datenblock) und damit das UND-Glied U3 (NAND-Glieder
N 24/N 25) geöffnet worden ist. Wird ein Fehler erkannt, liefert die Parity-Prüfung
auf@der Zeitung Fr ein Löschsignal und stellt das Steuerregister 19 in die Null-Stellung.
Hierdurch wird der angelieferte Block dem Datenverarbeitungsgerät nicht angeboten,
und der Datenwandler.DW2 steht zur Aufnahme für den nächsten Block bereit.
Nach
Abgabe des Input-Acknowledge-Signals vom Datenverarbeitungsgerät über die Leitung
IA bei als fehlerfrei erkanntem und übernommenem Telegramm wird mit dem Ende dieses
Signals das Steuerregister 19 in die Null-Stellung gestellt. Hiermit ist der Datenwandler
DW2 erneut für die Aufnahme einer Serien-Impulsfolge aufnahmebereit. Mit Beginn
des Input-Data-Request-Signals auf Leitung IR bis zum Acknowledge-Signal wird über
die Leitung DA' der modemseitige Eingang des Datenwandlers gesperrt (Fig. 3).
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In der 19, Zählstellung 11111 wird das Input-Data-Request-Signal gegeben
und die Informationsübernahme vom Datenwandler zum Datenverarbeitungsgerät EDV gefordert.
Anschließend wird das Steuerregister 19 über Leitung IA und ODER-Glied 01 durch
das Input-Acknowledge-Signal in die Null-Stellung gebracht. Die Zählstellungen 1
bis 6 werden eingenommen, während die Synchronisierimpulsgruppe 1 0 1 0 1 0 einläuft
und die Zählstellungen 1 bis 19, während welcher die 13 Schiebeimpulse zur seriellen
Informationsaufnahme in das Schieberegister 18 abgegeben werden.
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t Den internen Aufbau des Steuerregisters 19 für den Datenwandler
DW2 zeigt Fig. 7. Da das Steuerregister im wesentlichen aus einem Modulo 20-Zähler
besteht, werden 5 Flipflops 20 - 24 benötigt und über eine Rückkopplung mit Hilfe
zweier Trigger-Glieder TG4 und TG5 werden die Pseudo-Pentaden übersprungen. Das
Taktfreigabe-Signal gelangt über Leitung DE und NAND-Glied Nt29 zur Flipflop-Stufe
20. An das dem NAND-Glied 29 vorgeschaltete NAND-Glied 30 sind die Leitungen DA'
und Py angeschlossen. Das Öffnungssignal für die Schiebeimpulse geht über Leitung
S ab. Das Input-Data-Request-Signal über Leitung IR wird erzeugt durch UND-Glied
U3, das aus 2-NAND-Gliedern N24 und N25 besteht. Die Leitung P' führt ein Signal,
wenn die Parity-Prüfung keinen Fehler im Datenblock feststellt. Die Steuersignale
über Zeitungen Py und LST werden zur Überwachung des Datenverkehrs benötigt und
dem Datenwandler DW1 zugeführt (Fig. 1). Das Schieberegister 18 in seinem Aufbau
zeigt Fig. 8, Es besteht aus den Flipflops 25......30, von denen die Ausgangsleitung
11
bis I11 zum Datenverarbeitungsgerät EDV führen und Leitungen
zur Abnahme der Parity-Bits P1', P2' vorgesehen sind. Die Leitungen IL2 und T vom
Modem EM gehen über die NAND-Glieder N32, N33 bzw. dar UND-Glied U4 an die 1. Flipflop-Stufe
25 des Schieberegisters, während Sch' die Schiebeleitung darstellt.
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Die NAND-Glieder 31 und 32 sind mit den entsprechenden Ausgängen der
Flipflop-Stufen 25 - 30 bzw. den Leitungen P' und P verbunder. (Fig. 7). Die Ausginge
P' und T führen an das UND-Glied U3 und das Trigger-Glied TG3, das das UND-Glied
U2 und ODER-Glied 01 realisiert.
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Die Schaltung zur Steuerung des zeitlichen Ablaufs besteht, wie in
Fig. 9 dargestellt, aus dem Zeitglied ZG, den Flipflops FZ und FG und einem Umkehrer
N36. Wenn ein Datenblock ausbleibt, erscheint während der Zeit #Max kein Signal
am Eingang des Datenwandlers DW2, so daß das Zeitglied ZG nach der Zeit #Z (gezählt
vom Ende des Aussendens eines abgehenden Blocks) das Flipflop FG setzt. Das Flipflop
FG liefert auf der Leitung OR das Output-Request-Signal, bis das Datenverarbeitungsgerät
EDV den nächsten Datenblock an den Datenwandler DW1 abgibt und mit dem Output-Acknowledge-Signal
über Leitung 0A das Flipflop FG zurücksetzt.
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Bei Empfang eines vollständig fehlerfreien Blocks läuft während der
Zeit #max das erste Signal des Datenblocks im Datenwandler DW2 ein und kippt über
die Leitung Py das Flipflop FZ der Steuerschaltung. Hierdurch kann das Zeitglied
ZG das Flipflop FG nicht kippen, und erst das durch das Ende des angelieferten Blocks
und durch die Übernahme desselben in dem Rechner ausgelöste InputlAcknowledge-Signal
gelangt über den Datenwandler DW2, die Leitung IA (Fig. 3) und die Leitung LST zur
Steuerschaltung. Hier kippt die Vorderflanke des Input-Acknowledge-Signals (Beginn
des angelieferten Blocks) über den Umkehrer N 36 das Flipflop FG, welches seinerseits
über die Leitung OR das Output-Data-Request-Signal abgibt. Gleichzeitig wird die
Kippstufe Mo1 getriggert, dqe einen Löschimpuls über Leitung L abgibt, der zur Löschung
des Schieberingregisters 1 benötigt wird. Der Informationsteil des vorher gesendeten
und noch gespeichert gewesenen Datenblocks' ;:iuß gelöscht werden, bevor der nächste
dem Datenwandler DW1 angeboten wird. Das Flipflop FG wird durch das Output-Acknowledgeii,;nal
über Lctitung 0A zurUckgekippt.
Bei Empfang eines fehlerhaften
und als solchen erkennbaren bzw. unvollständigen Blockes kippt das 1. Signal des
angelieferten Blocks über die Leitung Py das Flipflop FZ, wodurch das Zeitglied
ZG unwirksam gemacht wird. Mit dem Ende des Blocks wird im Datenwandler DW2 die
Parity-Prüfung durchgeführt (Steuerregister 19 steht in Stellung 1 1 1 1 1 und gibt
das Signal über Leitung DA' ab). Bei erkennbarem Fehler im Datenblock gelangt der
nächste Taktimpuls über das durch die Signale auf Leitung P' und DA' geöffnete UND-Glied
U2, das durch den Triggerbaustein TG3'(Fig.7) realisiert wird, auf die Leitung LST
und setzt über den Umkehrer N36 (Fig. 9) das Flipflop FG. Dieses liefert auf der
Leitung OR das Output-Data-Request-Signal, bis das Datenverarbeitungsgerät EDV mit
dem Output-Acknowledge-Signal auf Leitung OA den nächsten Datenblock in den Datenwandler
DW1 eingegeben hat.
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Wenn zwischen einer Hauptstelle und Nebenstellen oder zwischen Nebenstellen
unter sich Datenblocks einfachsten Aufbaus, wie z.B. nur Informationsbits mit eingeschachtelten
Parity-Bits, gleicher Länge verarbeitet werden, können die Steuerschaltung und damit
auch die Datenwandler im Sender und Empfänger vereinfacht werden. Entsprechende
Ausführungsbeispiele sind in den Fig. 10 und 11 dargestellt, bei denen vom Rechner
Bitparallel anfallende Daten in eine Impulsserie umgewandelt werden, die mit einem
Modem bei einer bestimmten Übertragungsgeschwindigkeit ebenfalls auf Fernsprechleitungen
gegeben werden. Es sollen z.B, zu Beginn einer Übertragung von 27 Bits (Rechnerwort
ä 24 Bits und 3 Paritybits) ein Blockanfangssignal übertragen werden. Dieses Blockanfangssignal
kann bis zu max. 7 Bits betragen. Durch Abgriff der Zählstellungen 1 bis 7 des Steuerregisters
der Datenwandler über eine Matrix (bestehend z.B. aus NAND-Gliedern) kann die Form
des Blockanfangssignals beliebig festgelegt werden.
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Den prinzipiellen Aufbau des Datenwandlers DW3 (Senderseite) zeigt
Fig. 10. Ein 24-Bit-Schieberegister 33 übernimmt.die Information vom Datenverarbeitungsgerät
EDV über Zeitungen 0'1 ..... 0'24, nachdem das Output-Data-Request-Signal über Leitung
0R vom Steuerregister 34 gegeben wurde, das im vorliegenden
Fall
als Mod-32-Zähler ausgebildet ist. Dieses wird erst wirksam über das UND-Glied U5,
wenn auf dem Rückkanal RK vom Modem her Daten angefordert werden. Mit dem Output-Acknowledge-Signal
über Leitung OA wird das Steuerregister 34 in die erste Zählstellung gebracht und
zählt sich selbsttätig durch Öffnen mit dem Zähleingang über Leitung DA' und den
Taktimpulsen über Leitung T weiter. Für die ersten Taktimpulse gibt der Ausgang
über Leitung .y' eine Signalfolge an, die die Dauer des Blockanfangssignals bestimmt.
Soll das Blockanfangssignal z.B. nur 4 Taktzeiten andauern, so müßte das Output-Acknowledge-Signal
über Leitung OA das Steuerregister 34 in die vierte Zählstellung bringen.
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Für den Schiebevorgang wird durch das Steuersignal über Leitung St
der Takteingang des Schieberegisters 33 geöffnet. Der Ausgang des Schieberegisters
33 liegt über NAND-Glied N38 und N37 an Leitung IL3. Mit dem Flipflop 35 wird z.B.
aus 8 Informations-Bits seriell das Parity-Bit gebildet. Gegenüber der Parity-Bit-Schaltung
im Datenwandler DW1 ergibt sich mit diesem Verfahren eine wesentliche Bauelementeeisparung.
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Nach jeweils 8 Schiebeimpulsen gelangt das Parity-Bit aus dem Flipflop
35 über NAND-Glieder N39 und N37 zum Serienausgang auf Leitung IL3. Mit Beginn des
nächsten Taktimpulses wird das Parity-Flipflop 35 gelöscht und steht für die nächsten
8 Takte erneut zur Parity-Bit-Erzeugung bereit. Leitung K ist die kommandoleitung
vom Steuerregister 34 zum Flipflop 35. Über diese Leitung wird jeweils das gebildete
Parity-Bit abgerufen und auf die Leitung JL 3 gegeben.
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Für ein bedingtes Output-Data-Request-Signal steht Leitung DA, für
ein Blockanfangssignal Leitung Sy' und für das Schiebesignal Leitung St zur Verfügung.
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Das Blockschaltbild des z.B. in einer weiteren Nebenstelle als Empfänger
arbeitenden Datenwandlers DW4 zeigt Fig. 11. Die Daten kommen, beginnend mit dem
Blockanfangssignal, in den Serieneinga über Zeitung IZ4. Für das erste "h"-Bit
des Blockanfangs-(oder
Synchron-)Signals ist über die Leitung Sy'
ein Zähleingang des Steuerregisters 37 geöffnet, das ebenfalls als Mod 32-Zähler
ausgebildet ist. Nach Eintreffen dieses Signals und Weiterschalten des Steuerregisters
37 wird über Leitung DE' der Zähleingang für die vom Modem auf Leitung T kommenden
Taktimpulse geöffnet. Mit dem Ende des Blockanfangssignals erscheint auf der Steuerleitung
S' ein Signal, das den Takteingang des Schieberegisters 36 und Parity-Flipflops
38 öffnet. Die nächsten 8 auf dem Serieneingang eintreffenden Informationsimpulse
werden seriell in das Schieberegister 36 übernommen und gleichzeitig im Flipflop
38 das zugehörige Parity-Bit gebildet. Das 9. Daten-Bit ist ein Parity-Bit und wird
mit demn vorher gebildeten und im Flipflop 38 gespeicherten Parity-Bit über eine
Komparatorschaltung 39 verglichen. Hierzu führt die Steuerleitung St' ein Signal.
Das Steuersignal über Leitung S' ist zu dieser Zeit abgeschaltet und sperrt den
Takteingang des Schieberegisters 36 und den für die Rückflanke des Taktsignals empfindlichen
Eingang des Flipflops 38. Bei Nichtübereinstimmung der Parity-Bits wird der nur
für die Vorderflanke (Beginn) des nächsten Taktimpulses ansprechende Triggereingang
des Steuerregisters 37 über die Leitungen N' und St' geöffnet. Das Steuerregister
37 wird in die Null-Stellung gebracht, ebenso das Parity-Flipflop 38. Hierdurch
werden die restlichen einlaufenden Daten nicht mehr ausgewertet. Das Signal auf
der Leitung Sy' fordert über den Rückkanal RK das nächste zu übertragende Wort an.
Zusätzlich kann in die Leitung Sy' ein UND' Glied U6 eingesetzt werden, wenn die
Anforderung der nächsten Daten von einem angeschlossenen Gerät (z.B. Zeit-Weg-Schreiber)
mit geringer Datenübernahme-Geschwindigkeit gesteuert werden soll. Bei Übereinstimmung
der zu vergleichenden Parity-Bits gibt der Komparator 39 kein Signal ab; es wird
lediglich das Flipflop 38 gelöscht, um für eine erneute Parity-Bildung bereitzustehen.
Die nächsten Informations-Bits werden in das Schieberegister 36 übernommen. Nach
Übernahme der 3. Informationsbitgruppe und Vergleich der übereinstimmenden Parity-Bits
führt. die Leitung.DA' ein Signal, das das Datenverarbeitungsgerät EDV mit dem Input-
Data-Request-Signal
über Leiturig IR auffordert, das 24-Bit-Schieberegister 36 abzufragen. Nach der
Abfrage wird durch das Input-Acknowledge-Signal über Leitung IA das Steuerregister
37 in die Null-Stellung gebracht und ein Signal über Leitung S fordert über den
Rückkanal RK die nächsten Daten an.
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Bei den Schaltungen für die Datenwandler wurde vorausgesetzt, daß
der Takt vom Modem geliefert wird. Es können jedoch freilaufende Taktgeber in den
Sendern (Datenwandler DW1 und DW3) vorgesehen werden. In den Empfängern (z.B. Datenwandler
DW4) kann pro Übertragungsweg ein synchronisierbarer Taktgeber vorgesehen sein.
Die Synchronisation kann dabei aus den Empfangsimpulsen abgeleitet werden.