JP2501513Y2 - 並列直列変換器 - Google Patents

並列直列変換器

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JP2501513Y2
JP2501513Y2 JP1989049871U JP4987189U JP2501513Y2 JP 2501513 Y2 JP2501513 Y2 JP 2501513Y2 JP 1989049871 U JP1989049871 U JP 1989049871U JP 4987189 U JP4987189 U JP 4987189U JP 2501513 Y2 JP2501513 Y2 JP 2501513Y2
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parallel
sub
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clock signal
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  • Analogue/Digital Conversion (AREA)
  • Communication Control (AREA)
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Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、ディジタル信号の変換器に利用する。特
に、並列信号を直列化する変換器に関する。
〔概要〕
本考案は、主ラッチ回路を用いて変化の早い並列デー
タの読み込みをクロック信号の変化点で行う並列直列変
換器において、 副ラッチ回路を設けて並列信号の読み込み周期を短縮
することにより、 動作周波数が市販のIC程度であっても動作を可能にす
ることができるようにしたものである。
〔従来の技術〕
従来例は、第３図に示すように、並列入力信号をクロ
ック信号を用いてラッチした後に直列信号に変換してい
る。集積回路技術の発展に伴い並列直列変換器は１チッ
プICとして容易に入手できるようになった。
〔参考文献〕
J.E.マクナマラ著、渡辺弘之訳「コンピュータ・デー
タ通信技術」１〜９ページ、CQ出版社、1979年初版。
〔考案が解決しようとする問題点〕
このような従来例では、並列データの読み込みがクロ
ック信号の変化点で行われるので、変化の早い並列信号
を直列化するには、クロック信号を高速化する必要があ
る。すなわち、回路全体の動作周波数を高くする必要が
ある。ところが、集積回路の動作周波数を上げることは
消費電流の増大を招き、信頼性を低下させる欠点があ
る。また、市販されているICでは、動作周波数が不足の
場合に個別部品を用いて同等の機能を実現しているが、
実装面積が増加し、また消費電流も増大する欠点があ
る。
本考案はこのような欠点を除去するもので、変化の早
い並列データの変換が市販のICを用いて構成した回路で
実現できる並列直列変換器を提供することを目的とす
る。
〔問題点を解決するための手段〕
本考案は、ｎビットの並列ディジタル信号が到来する
入力端子を備えた並列直列変換器において、上記入力端
子のそれぞれにｎ個の入力のそれぞれが一対一対応に接
続された副ラッチ回路と、2n個の入力を備え、その一方
のｎ個のそれぞれが上記入力端子のそれぞれに一対一対
応に接続され、他方のｎ個のそれぞれが上記副ラッチ回
路ｎ個の出力のそれぞれに一対一対応に接続された主ラ
ッチ回路と、上記副ラッチ回路に上記主ラッチ回路に与
えるクロック信号をクロック周期の範囲の上記副ラッチ
回路の数に応じた周期で遅延させたクロック信号を与え
る手段とを備えたことを特徴とする。
〔作用〕
副ラッチ回路は並列ディジタル信号の本数（ｎとす
る）に等しい入力端子数を有し、また、主ラッチ回路は
2n本の入力端子数を有する。副ラッチ回路の出力端子に
は主ラッチ回路の入力端子のうちで並列信号が入力され
ていないｎ本の入力端子に接続され、それぞれのラッチ
回路は互いに位相の異なるクロック信号に応じてこの並
列信号の読み込みを行う。これにより、並列信号の読み
込み周期を短縮して変換できる並列信号の周波数を高く
することができる。
〔実施例〕
以下、本考案の一実施例について図面を参照して説明
する。第１図は本考案の一実施例の構成を示す回路図で
ある。この実施例は、第１図に示すように、ｎビットの
並列ディジタル信号が到来する入力端子１、２、３およ
び４を備え、さらに、本考案の特徴とする手段として、
上記入力端子のそれぞれにｎ個の入力のそれぞれが一対
一対応に接続された副ラッチ回路６と、2n個の入力を備
え、その一方のｎ個のそれぞれが上記入力端子のそれぞ
れに一対一対応に接続され、他方のｎ個のそれぞれが副
ラッチ回路６のｎ個の出力のそれぞれに一対一対応に接
続された主ラッチ回路５と、副ラッチ回路６および主ラ
ッチ回路５のそれぞれに位相の異なるクロック信号を与
える手段である遅延回路８とを備える。
次に、この実施例の動作を説明する。入力端子１〜４
には、ディジタル信号11〜14が並列に入力される。この
入力信号は、UART（Universal Asynchronous Receiver/
Trasmitter）と呼ばれる市販の並列直列変換器であるIC
内部に主ラッチ回路５とともにIC外部に設けた副ラッチ
回路６に同時に入力される。主ラッチ回路５にデータの
読み込みを行わせるクロック信号ａはクロック入力端子
７から供給される。クロック信号ａは遅延回路８であら
かじめ定めた遅延量だけ遅れた遅延クロック信号ｂにな
る。副ラッチ回路６は遅延クロック信号ｂによりデータ
の読み込みを行う。副ラッチ回路６の出力信号は主ラッ
チ回路５の並列信号入力端子に供給される。すなわち、
第２図のタイミングチャートに示すように、並列信号ｃ
〜ｆはクロック信号ａの立上りに同期して主ラッチ回路
５に読み込まれる。また、遅延クロック信号ｂの立上り
に同期して副ラッチ回路６にも読み込まれる。遅延回路
８の遅延量はクロック信号周期の二分の一に選んでい
る。この実施例では４ビットの並列信号をクロック信号
と遅延クロック信号を用いて２倍の繰り返し周波数で読
み込んでいる。したがって、並列信号ｃ〜ｆの周波数は
従来のICのみを用いた場合の２倍まで高めても動作す
る。
この例では、副ラッチ回路を１つ設けているが、同様
の回路を直列に接続すれば、入力できる並列信号の本数
は減るものの、動作周波数をさらに上げることができ
る。
〔考案の効果〕
本考案は、以上説明したように、副ラッチ回路を設け
て並列信号の読み込み周期を短縮して変換できる並列信
号の周波数を高くすることができるので、市販のICを用
いても高い周波数の並列信号の直列化を可能にする効果
がある。
【図面の簡単な説明】
第１図は本考案実施例の構成を示す回路図。 第２図は本考案実施例の動作を示すタイミングチャー
ト。 第３図は従来例の構成を示す回路図。 １、２、３、４……並列信号入力端子、５……主ラッチ
回路、６……副ラッチ回路、７……クロック入力端子、
８……遅延回路、ａ……クロック信号、ｂ……遅延クロ
ック信号、ｃ、ｄ、ｅ、ｆ……並列信号。

Claims (1)

    (57)【実用新案登録請求の範囲】
  1. 【請求項１】ｎビットの並列ディジタル信号が到来する
    入力端子を備えた並列直列変換器において、 上記入力端子のそれぞれにｎ個の入力のそれぞれが一対
    一対応に接続された副ラッチ回路と、 2n個の入力を備え、その一方のｎ個のそれぞれが上記入
    力端子のそれぞれに一対一対応に接続され、他方のｎ個
    のそれぞれが上記副ラッチ回路のｎ個の出力のそれぞれ
    に一対一対応に接続された主ラッチ回路と、 上記副ラッチ回路に上記主ラッチ回路に与えるクロック
    信号をクロック周期の範囲の上記副ラッチ回路の数に応
    じた周期で遅延させたクロック信号を与える手段と を備えたことを特徴とする並列直列変換器。
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