DE3789433T2

DE3789433T2 - Gerät zur digitalen Kodeumwandlung.

Info

Publication number: DE3789433T2
Application number: DE3789433T
Authority: DE
Inventors: Masaaki Isozaki; Kazuhiro Takano
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-12-27
Filing date: 1987-12-22
Publication date: 1994-06-30
Anticipated expiration: 2007-12-23
Also published as: KR950010213B1; KR880008546A; AU615172B2; CA1337572C; DE3789433D1; EP0273687A1; US4954826A; EP0273687B1; AU8299987A

Description

Die Erfindung betrifft ein Gerät zur digitalen Kodeumwandlung. Sie bezieht sich insbesondere auf ein Kodier- und Dekodiergerät für die parallele Verarbeitung eines digitalen Kodes.
Wenn ein digital kodiertes Videosignal oder dergleichen auf einem mit digitaler Kodierung arbeitenden Aufnahme/Wiedergabegerät, z. B. einem digitalen Videorekorder, aufgezeichnet oder von einen solchen Gerät wiedergegeben wird, ist es übliche Praxis, das Signal für die Aufzeichnung in einer digitalen Kodemodulatorschaltung in ein gewünschtes Signalformat umzuwandeln. Zur Rückgewinnung des originalen digital kodierten Videosignals wird das aufgezeichnete Videosignal reproduziert und mit Hilfe einer digitalen Kodedemodulatorschaltung konvertiert.
Das heißt, ein analoges Signal, z. B. ein Videosignal, wird abgetastet und sequentiell z. B. in eine digitale 8-Bit-Information kodiert und dann synchron mit einem vorgegebenen Taktsignal in einer Paralle/Serien-Wandlerschaltung verarbeitet und dort in serielle Daten umgewandelt.
Man erhält dann im NRZ-Format (NRZ = non return to zero) modulierte Daten, in denen der logische Pegel nach Maßgabe des logischen Pegels der genannten seriellen Daten invertiert ist, und gewinnt auf diese Weise NRZ-Daten.
Es steht ferner ein mit MFM (modifizierte Frequenzmodulation) bezeichnetes Modulationsverfahren zur Verfügung, das zur Gewinnung von Daten im MFM-Format verwendet wird. Dieses MFM-Format ist folgendermaßen definiert: Wenn eine Bitzelle von NRZ-Daten den logischen Wert "O" hat, wird der entsprechende logische Pegel während des Anstiegs dann invertiert, wenn der logische Pegel der Bitzelle der eine Taktperiode früher auftretenden NRZ-Daten den logischen Wert "O" hat (dies wird im folgenden als "erste Bedingung" bezeichnet). Wenn der logische Pegel einer Bitzelle der NRZ-Daten den logischen Wert "1" hat, wird der korrespondierende logische Pegel während des Abfalls des Taktsignals invertiert, d. h. in dem Zeitpunkt im Zentrum einer Taktperiode des Taktsignals (dies wird im folgenden als "zweite Bedingung" bezeichnet).
Wenn das auf MFM-Daten basierende Signal auf einem Magnetband aufgezeichnet wird, erhält man ein Aufzeichnungssignal, das selbst dann nur wenige niederfrequente Komponenten besitzt, wenn in den seriellen Daten kontinuierlich eine Information mit gleichem logischen Pegel auftritt. Auch die Demodulation läßt sich einfach durchführen, ohne daß gleichzeitig das Taktsignal aufgezeichnet wird.
Da die MFM-Daten (Fig. 1(A)) jedoch eine Gleichstromkomponente enthalten (d. h. den als DSV bezeichneten digitalen Summenwert), wie dies in Fig. 1 dargestellt ist, erhebt sich das Problem, daß die Gleichstromkomponente im Fall einiger Videosignale kontinuierlich akkumuliert wird und Gleichspannungspegel SD (Fig 1(B)) infolgedessen starke Veränderungen aufweist.
Zur Lösung dieses Problems wird in digitalen Videorekordern eine digitale Kodemodulatorschaltung verwendet, die mit dem M²-Kodeformat (modifiziertes Miller-Format) arbeitet. Eine solche Schaltung wurde in der japanischen Offenlegungsschrift JP-A- 52-114 206 oder in US-A-3 108 261 vorgeschlagen. Hierbei geht die Änderung des Gleichspannungspegels nicht über einen vorbestimmten Wert hinaus.
Das heißt, bei diesem Format wird zusätzlich zu der ersten und der zweiten Bedingung, die für das Modulationsformat der MFM-Daten DM gelten, eine dritte Bedingung eingeführt, die darin besteht, daß dann, wenn kontinuierlich Datenbits der NRZ-Daten mit dem logischen Pegel "1" auftreten und die Anzahl der aufeinanderfolgenden Datenbits der NRZ-Daten mit dem logischen Wert "1" eine gerade Zahlist (dies wird im folgenden als Bit-C-Muster bezeichnet) der Übergang oder die Invertierung des logischen Pegels des letzten Datenbits in den folgenden Datenbits mit dem logischen Pegel "1" unterdrückt wird. Dies hat zur Folge, daß die Richtung der Übergänge der MFM-Daten DM als Ganzes umgekehrt wird, so daß die gewonnen M²-Daten DMM (Fig. 1(D)) eine kleinere Änderung des Gleichstrompegels SD1 (Fig. 1(C)) aufweisen.
Wenn in einer solchen digitalen Kodemodulatorschaltung NRZ-Daten moduliert werden, muß jedoch für die M²-Daten DMM die Modulation jedes Datenbits auf der Basis der logischen Pegel derjenigen Datenbits von NRZ-Daten erfolgen, die früher eingegeben wurden, sowie der NRZ-Daten, die darauffolgend eingegeben werden. Außerdem muß das Signal bei der digitalen Kodedemodulation solcher M²-Daten DMM in NRZ-Daten durch Exklusiv-ODER-Operationen demoduliert werden, die an zwei Bits der M²-Daten DMM durchgeführt werden, und gleichzeitig muß das Vorhandensein oder das Nichtvorhandensein des C-Musters überwacht werden.
Deshalb werden in einer herkömmlichen digitalen Kodemodulator- und Demodulatorschaltung dieser Art die Eingangsdaten sukzessive seriell verarbeitet. In der herkömmlichen digitalen Kodemodulator- und Demodulatorschaltung für M²-Daten DMM muß bei der Verarbeitung also ein Taktsignal verwendet werden, dessen Frequenz doppelt so groß ist wie diejenige des Taktsignals der NRZ-Daten.
Die in der Praxis hohe Taktfrequenz der in Videorekordern verwendeten NRZ-Daten wirft das Problem auf, daß im Fall des NTSC-System ein Taktsignal mit einer Frequenz von etwa 120 MHz benutzt werden muß, die zweimal so groß ist wie die Frequenz des Taktsignals des Videosignals oder im Fall des PAL-Systems ein Taktsignal mit einer Frequenz von etwa 160 MHz. Für spezielle Wiedergabearten ist darüberhinaus zur Verarbeitung der NRZ-Daten ein Taktsignal mit einer Frequenz von etwa 200 MHz erforderlich,.
Bei einer solch hohen Taktfrequenz ist es schwierig, das digitale Signal mit Hilfe integrierter TTL-(Transistor-Transistor-Logik)- und CMOS-(komplementäre Metall-Oxyd- Halbleiter)-Schaltungen, wie sie üblicherweise in logischen Schaltungen verwendet werden, stabil zu modulieren. Deshalb wurde die digitale Kodemodulations- und Demodulatorschaltung in digitalen Videorekordern bisher z. B. mit von digitalen integrierten ECL-(emittergekoppelte Logik)-Schaltungen realisiert, die hohe Schaltgeschwindigkeiten ermöglichen.
Digitale Kodemodulatorschaltungen mit einem solchen Aufbau haben jedoch einen großen Stromverbrauch. Es ist deshalb schwierig, eine höhere Komplexität in den integrierten Schaltungen zu erzielen, und es war unvermeidlich, daß digitale Videorekorder insgesamt größer werden, mehr Energie verbrauchen und damit teurer sind.
Es ist ein Ziel der vorliegenden Erfindung, ein Gerät zur digitalen Kodeumwandlung zu schaffen, bei dem die dem Stand der Technik anhaftenden Schwierigkeiten überwunden sind, und das insbesondere in der Lage ist, Daten mit hoher Wiederholfrequenz in einfacher Weise umzuwandeln, ohne daß eine Schaltkreistechnik mit hoher Schaltgeschwindigkeit und hohem Energieverbrauch eingesetzt werden muß.
Gemäß vorliegenden Erfindung ist ein Gerät zur digitalen Kodeumwandlung vorgesehen mit Eingangsmitteln zum Aufnehmen von seriellen Eingangsdaten (DN) mit einer vorbestimmten Taktrate, sowie mit Wandlermitteln zur Umwandlung der einzelnen seriellen Eingangsdaten in serielle Ausgangsdaten nach einem vorbestimmten Kode und in Abhängigkeit von wenigstens einem Teil von früheren seriellen Eingangsdaten und nachfolgenden seriellen Eingangsdaten, das gekennzeichnet ist durch Serien/Parallel-Wandlermittel zur Umwandlung der seriellen Eingangsdaten in erste parallele Daten und Wandlermittel zur Umwandlung der ersten parallelen Daten zur Bildung von zweiten parallelen Daten für entsprechende aufeinanderfolgende Taktperioden, wobei diese zweiten parallelen Daten aufeinanderfolgende Datenbits der umgewandelten seriellen Eingangsdaten umfassen, die eine vorbestimmte Anzahl von Bits von diesen enthalten, wobei diese vorbestimmte Anzahl von Bits auch in den zweiten parallelen Daten der vorangehenden Taktperiode enthalten sind, so daß alle parallelen Daten eine Überlappung der genannten Anzahl von Bits mit den vorangehenden und den nachfolgenden zweiten parallelen Daten aufweisen, Kodewandlermittel zur Umwandlung der zweiten parallelen Daten in parallele Ausgangsdaten nach dem genannten Kode und eine Parallel/Serien-Wandlerschaltung zur Umwandlung der parallelen Ausgangsdaten in serielle Ausgangsdaten.
Im folgenden sei ein Ausführungsbeispiel anhand der Zeichnungen beschrieben.
Fig. 1(A) bis 1 (D)zeigen Signalverläufe zur Erläuterung eines Beispiels für einen Kode, der in einem Gerät zur digitalen Kodeumwandlung gemäß der Erfindung umgewandelt werden soll,
Fig. 2 zeigt ein Ausführungsbeispiel einer digitalen Kodemodulatorschaltung gemäß der Erfindung als Blockschaltbild,
Fig. 3 zeigt ein Blockschaltbild einer Datenverriegelungsschaltung und einer Wählerschaltung,
Fig. 4 zeigt eine Tabelle zur Erläuterung der Funktionen der Datenverriegelungsschaltung und der Wählerschaltung von Fig. 3,
Fig. 5 zeigt das Blockschaltbild einer C-Muster-Detektorschaltung,
Fig. 6, 7 und 8 zeigen Tabellen zur Erläuterung der Funktionen der C-Muster-Detektorschaltung,
Fig. 9 zeigt das Blockschaltbild einer Kodierschaltung,
Fig. 10 und 11 zeigen Tabellen zur Erläuterung der Funktionen der Kodierschaltung,
Fig. 12 zeigt das Blockschaltbild einer Schaltung zur Datenumwandlung,
Fig. 13 zeigt das Blockschaltbild eines Ausführungsbeispiels einer digitalen Kodedemodulatorschaltung gemäß der Erfindung,
Fig. 14 zeigt das Blockschaltbild einer Eingangsdaten-Verriegelungsschaltung und einer Daten-Demodulatorschaltung für die digitale Kodedemodulatorschaltung,
Fig. 15 zeigt das Blockschaltbild einer C-Muster-Detektorschaltung,
Fig. 16 zeigt das Blockschaltbild einer Fensterdetektorschaltung,
Fig. 17 zeigt das Blockschaltbild einer Datenauswahlschaltung, einer Verschiebungsschaltung und einer Ausgangsdaten-Verriegelungsschaltung,
Fig. 18 zeigt einen Teil eines weiteren Ausführungsbeispiels der Erfindung.
Im folgenden sei anhand der Zeichnungen ein Ausführungsbeispiel der vorliegenden Erfindung näher erläutert. Zunächst sei anhand von von Fig. 2 bis 12 eine digitale Kodemodulatorschaltung beschrieben.
In Fig. 2 ist eine digitale Kodemodulatorschaltung gemäß der Erfindung insgesamt mit 1 bezeichnet. In dieser nimmt einer Serien/Parallel-Wandlerschaltung 2 NRZ-Ausgangsdaten DN mit den Anstiegsflanken eines Taktsignals CK auf. In der Serien/Parallel-Wandlerschaltung 2 werden parallele 8-Bit-Daten NRZ0 bis NRZ7 aus den Eingangsdaten herausgetrennt und dann nach dem M²-Kode parallel verarbeitet und über eine Paralle/Serien-Wandlerschaltung 3 als M²-Kode-Daten DMM ausgegeben.
In Blockform umfaßt die digitale Kodemodulatorschaltung die Serien-/Parallel-Wandlerschaltung 2, deren Ausgangssignal einer Datenverriegelungsschaltung 4 zugeführt wird, deren Ausgangssignal einer Wählerschaltung 8 zugeführt wird. Das Ausgangssignal der Verriegelungsschaltung 4 wird einer C-Muster-Detektorschaltung 16 und einer Kodierschaltung 17 zugeführt. Die C-Muster-Detektorschaltung 16 und die Kodierschaltung 17 führen das Eingangssignal einer Datenwandlerschaltung 50 zu, deren Ausgangssignal in dem ParaIle/Serienwandler 3 in serielle Daten umgewandelt wird.
Wie weiter unten näher erläutert wird, werden mit Hilfe der oben beschriebenen Anordnung die NRZ-Daten DN in der Serien-Parallel-Wandlerschaltung 2 sukzessive in 8-Bit-Daten zerlegt, die als parallele Daten NRZ0 bis NRZ7 über die Verriegelungsschaltung 4 der Wählerschaltung 8 zugeführt werden. Die zeitliche Steuerung erfolgt hierbei durch ein Taktsignal CK8, das gewonnen wird, indem das Signal CK für die NRZ-Daten DN durch 8 geteilt wird.
In der Wählerschaltung 8 werden die parallelen Daten NRZ0 bis NRZ7 in 4-Bit-Auswahldaten Qn-1 Qn, Qn+1, Qn+2 getrennt, deren Bits sequentiell um ein 2-Bit-Intervall verschoben werden, und die entsprechend dem Zeitraster eines frequenzgeteilten Taktsignals CK2 der C-Muster-Detektorschaltung 16 und der Kodierschaltung 17 zugeführt werden.
Das frequenzgeteilte Taktsignal CK2 wird gewonnen, indem das Taktsignal CK durch zwei geteilt wird.
In der C-Muster-Detektorschaltung 16 werden zwei zentrale Bits Qn und Qn-1 der parallelen Daten Qn-1, Qn, Qn+1 und Qn+2 daraufhin überprüft, ob sie den letzten Daten entsprechen, deren logischer Pegel in dem C-Muster der NRZ-Daten DN auf "1" liegt. Auf der Basis dieser Überprüfung gewinnt der Kodierer 17 die Übergangsinformation TFn, TCn, TFn+1 und TCn+1 für die parallelen Daten Qn und Qn+1
In dem Kodierer 17 und der Datenwandlerschaltung 50 werden die korrespondierenden 2-Bit-M²-Daten DMM auf der Basis der Übergangsinformation TFn, TCn, TFn+1 und TCn+1 durch Teilen einer Taktperiode in eine vordere und eine hintere Hälfte in vier Bits unterteilt und damit parallele M²-Daten Mn1, Mn2, Mn+11 und Mn+12 erzeugt, die für ihren logischen Pegel kennzeichnend sind. Diese Daten werden an die Parallel-Serienwandlerschaltung 2 ausgegeben, die sie in serielle M²-Daten DMM umwandelt.
Es sei nun auf Fig. 3 Bezug genommen. Die Datenverriegelungsschaltung 4 besteht aus 4-Bit-Verriegelungsschaltungen 5 und 6, die die parallelen Daten NRZ0 bis NRZ7 synchron mit dem Zeitraster des Taktsignals CK der NRZ-Daten DN verriegeln, sowie aus einer 2-Bit-Verriegelungsschaltung 7.
Die Verriegelungsschaltungen 5 und 6 sind so angeordnet, daß sie die verriegelten parallelen Daten NRZ0 bis NRZ7 an die Wählerschaltung 8 ausgeben und außerdem das höchstwertige und das diesem benachbarte Bit der in der Verriegelungsschaltung 5 verriegelten Bits (diese zwei Bits sind die letzten beiden NRZ-Daten DN der parallelen Daten NRZ0 bis NRZ7, die in die Serien/Parallelwandlerschaltung 2 eingegeben werden) über die Verriegelungsschaltung 7 an die Wählerschaltung 8 ausgeben.
Der Wählerschaltung 8 werden also die seriellen Daten NRZ0 bis NRZ7 zugeführt, die in den Verriegelungsschaltungen 5 und 6 verriegelt sind, sowie die (im folgenden mit NRZ6x bzw. NRZ7x bezeichneten) seriellen Daten NRZ6 und NRZ7, die eine Taktperiode früher dort verriegelt wurden oder 10 Bits der seriellen Daten NRZ6x-NRZX7.
Die Wählerschaltung 8 besteht, wie in Fig. 3 gezeigt, aus den 4-Bit-Datenauswahlschaltungen 10, 11, 12 und 13, die ihre Ausgänge in Abhängigkeit von Auswahlsignalen S0 und S1 schalten, und einer Verriegelungsschaltung 14, die mit dem Zeitraster eines Taktsignals CK 2 arbeitet, das gewonnen wird, indem das Taktsignal CK der NRZ-Daten DN durch 2 geteilt wird.
Eingängen A0, B0, C0 und D0 der Datenauswahlschaltung 10 werden die seriellen Daten NRZx, NRZ0, NRZ2 bzw. NRZ2 zugeführt. Eingängen A1, B1, C1 und D1 der Datenauswahlschaltung 11 werden die seriellen Daten NRZ7x, NRZ1, NRZ3 bzw. NRZ5 zugeführt. Eingängen A2, B2, C2 und D2 der Datenauswahlschaltung 12 werden die seriellen Daten NRZ0, NRZ2, NRZ4 bzw. NRZ6 zugeführt, und Eingängen A3, B3, C3 und D3 der Datenauswahlschaltung 13 die seriellen Daten NRZ1, NRZ3, NRZ5 bzw. NRZ7.
Die Ausgangssignale X&sub1; bis X&sub4; der Datenauswahlschaltung 10, 12 und 13 werden jeweils getrennten Eingängen der Verriegelungsschaltung 14 zugeführt, wodurch aus den seriellen Auswahldaten NRZ6x bis NRZ7 die Auswahldaten Qn-1, Qn, Qn+1 und Qn+2 gewonnen werden, wie dies in Fig. 4 dargestellt ist. Diese Auswahldaten, die aus parallelen 4-Bit-Daten bestehen, sind so beschaffen, daß ihre Bits mit dem Zeitraster der Anstiegsflanke des frequenzgeteilten Taktsignals CK2 sukzessiv um 2-Bit- Intervalle verschoben werden und in allen Auswahldaten, die in der vorangehenden Taktperiode gewonnenen Auswahldaten und den in der nachfolgenden Taktperiode gewonnenen Auswahldaten, zwei überlappende Bits enthalten.
Somit arbeiten die Serien/Parallel-Wandlerschaltung 2, die Daten-Verriegelungsschaltung 4 und die Auswahlschaltung 8 als Umwandlungsschaltung zur Umwandlung von NRZ-Daten DN in Daten Qn-1, Qn, Qn+1 und Qn+2 deren Bits um ein 2-Bit-Intervall verschoben sind und die eine vorbestimmte Anzahl von Bits von überlappenden Daten zwischen jeweils einer und den parallelen Ausgangsdaten in der vorangehenden und in der nachfolgenden Taktperiode enthalten.
Bei der vorliegenden Erfindung werden die Auswahldaten Qn und Qn+1 parallel, d. h. zur gleichen Zeit, verarbeitet und M²-Daten DMM erzeugt, die den Auswahldaten an und Qn+1 entsprechen. Zu diesem Zweck werden die Auswahldaten Qn-1, Qn, Qn+1 und Qn+2 an eine C-Muster-Detektorschaltung 16 und eine Kodierschaltung 17 ausgegeben. Die C-Muster-Detektorschaltung 16 stellt auf der Basis der Auswahldaten Qn-1 bis Qn+2, die sukzessiv an sie ausgegeben werden, fest, ob
1. die Auswahldaten Qn und Qn+1, die Daten sind, die den in dem letzten C-Muster der NRZ-Daten DN auftretenden Daten entsprechen, und
2. ihr logischer Pegel auf logisch "1" steht (d. h. ob die dritte Bedingung erfüllt ist),
und gibt das Detektionsergebnis als C-Muster-Detektorinformation Cn und Cn+1, das den Auswahldaten Qn und Qn+1 entspricht, an die Kodierschaltung 17.
Zu diesem Zweck verwendet die C-Muster-Detektorschaltung 16, wie in Fig. 5 gezeigt, Zählerschaltungen 20 und 21, die aus einem JK-Flip-Flop bestehen, das mit dem Zeitraster des frequenzgeteilten Taktsignals CK2 betätigt wird und aufeinanderfolgend die Zahl der Datenbits der Auswahldaten Qn und Qn+1 mit einer logischen "1" und einer logischen "0" zählt.
Das heißt, die Zählerschaltung 20 nimmt über ein UND-Glied 22 mit drei Eingängen an einem Eingang Jx die Auswahldaten Qn und Qn+1 und die C-Muster-Detektorinformation Cn für die Auswahldaten Qn auf. Sie nimmt außerdem an einem Eingang Kx über ein ODER-Glied 23 die C-Muster-Detektorinformation Cn für die Auswahldaten Qn auf. Außerdem werden die C-Muster-Detektorinformations-Ausgangssignale Cn und Cn+1 für die Auswahldaten Qn und Qn+1 jeweils einem Eingang jedes der drei ODER-Glieder 25 und 26 zugeführt, und die Auswahldaten Qn und Qn+1 werden über ein Exklusiv-ODER-Glied 24 dem jeweils anderen Ausgang der ODER-Glieder 25 und 26 zugeführt.
Die C-Muster-Detektorinformation Cn+1 für die Auswahldaten Qn+1 werden einem Eingang eines ODER-Glieds 27 zugeführt, dessen anderem Eingang das Ausgangssignal des ODER-Glieds 27 zugeführt wird. Die Zählerschaltung 21 nimmt an einem Eingang Jy das Ausgangssignal des ODER-Glieds 27 auf. Das Ausgangssignal des ODER-Glieds 26 und die C-Muster-Detektorinformation Cn für die Auswahldaten Qn werden getrennten Eingängen eines ODER-Glieds 28 zugeführt, dessen Ausgangssignal einem Eingang Ky der Zählerschaltung 21 zugeführt wird.
Wenn der logische Pegel der C-Muster-Detektorinformation Cn den logischen Wert "1" oder der logische Pegel der Auswahldaten Qn+1 den logischen Wert "0" hat, wird der logische Pegel an dem nichtinvertierenden Ausgang xn+1 der Zählerschaltung 20 auf den logischen Wert "0" gesetzt, wie dies in Fig. 6 dargestellt ist. Wenn hingegen der logische Pegel der C-Muster-Detektorinformation Cn den logischen Wert "0" hat, wird der logische Pegel an dem nichtinvertierenden Ausgang xn+1 der Zählerschaltung 20 auf den logischen Wert "1" gesetzt, falls die logischen Pegel der Auswahldaten Qn und Qn+1 die logischen Werte "0" bzw. "1" haben. Wenn die logischen Pegel beider Ausgangsdaten Qn und Qn+1 den logischen Wert "1" haben, bleibt der nichtinvertierende Ausgang xn+1 der Zählerschaltung 20 auf dem logischen Pegel (d. h. xn-1), der eine Taktperiode des frequenzgeteilten Taktsignals CK2 früher gegeben war.
Deshalb wird die Zählerschaltung 20 nach Maßgabe des logischen Pegels der Auswahldaten Qn+1 gesetzt, wenn die logischen Pegel der Auswahldaten Qn und Qn+1 auf den logischen Wert "0" gesetzt werden, und die Zählerschaltung 20 fährt dann solange, bis der logische Pegel der Auswahldaten Qn oder Qn+1 wieder den logischen Wert "0" annehmen, von dem Zeitpunkt an, in dem die Auswahldaten Qn und Qn+1 mit dem logischen Wert "0" eingegeben wurden, fort, einen 2-Bit-Zählwert auszugeben, der anzeigt, ob die Auswahldaten Qn+1 die geradzahligen Daten mit dem logischen Wert "1" oder die ungeradzahligen Daten mit dem logischen Wert "1" sind.
Das heißt, wenn die Auswahldaten Qn+1 die geradzahligen Daten mit dem logischen Wert "1" sind (d. h. wenn die NRZ-Daten DN aufeinanderfolgend mit dem logischen Wert "1" auftreten und die NRZ-Daten DN, die den Auswahldaten Qn+1 entsprechen, ungeradzahlige Daten von den NRZ-Daten DN sind, deren logischer Pegel auf den logischen Wert "1" gesetzt wurde), wird die Zählinformation xn+1 geliefert, deren logischer Pegel den logischen Wert "0" hat.
Dadurch, daß überwacht wird, ob der logische Pegel der Auswahldaten Qn oder Qn+1 den logischen Wert "0" hat, wenn der logische Pegel der Zählinformation xn+1 den logischen Wert "0" hat, wird es möglich, zu entscheiden, ob die NRZ-Daten DN, die den Auswahldaten Qn+1 entsprechen, die geradzahligen Daten mit dem logischen Wert "1" der NRZ-Daten sind, deren der logischen Pegel aufeinanderfolgend den logischen Wert "1" haben.
Wenn andererseits der logische Pegel der Auswahldaten Qn den geradzahligen Daten der NRZ-Daten DN entspricht, in denen aufeinanderfolgend der logische Pegel "1" auftritt, entsprechen die Auswahldaten Qn+1 den ungeradzahligen Daten dieser NRZ-Daten DN oder den Daten, deren logischer Pegel auf dem logischen Wert "0" liegt und der logische Pegel der Zählinformation xn+1 nimmt den logischen Wert "1" oder "0" an.
Wenn der logische Pegel der Zählinformation xn+1 auf dem logischen Wert "1" liegt, ist es somit möglich, zu entscheiden, ob die NRZ-Daten DN, die den Auswahldaten Qn entsprechen, die geradzahligen Daten in den NRZ-Daten DN sind, deren logische Pegel aufeinanderfolgend den logischen Wert "1" haben, indem detektiert wird, ob der logischer Pegel der Auswahldaten Qn auf dem logischen Wert "0" liegt.
Wie Fig. 7 zeigt, wird der nichtinvertierende Ausgang yn+1 des Zählers 21 auf den logischen Wert "0" gesetzt oder den logischen Wert "1", wenn die C-Muster-Detektor- Information Cn oder Cn+1 für die Auswahldaten Qn oder Qn+1 den logischen Wert 1 hat.
Für den Fall, daß die logischen Pegel der C-Muster-Detektorinformation Cn und Cn+1 den logischen Wert "0" haben, wird der logische Pegel, der eine Taktperiode des frequenzgeteilten Taktsignals CK2 früher auftrat, invertiert, wenn der logische Pegel der Auswahldaten Qn+1 und Qn nicht miteinander übereinstimmen, während der logische Pegel, der eine Taktperiode des frequenzgeteilten Taktsignals CK2 früher auftritt, beibehalten wird, wenn der logische Pegel der Auswahldaten Qn und Qn+1 miteinander übereinstimmen.
Infolgedessen behält die Zählinformation yn+1, die auf den logischen Wert "0" gesetzt ist, wenn der logische Pegel der C-Muster-Detektorinformation Cn den logischen Wert "0" hatte, diesen logischen Pegel solange bei, wie der logische Pegel der Auswahldaten Qn und Qn+1, die aufeinanderfolgend mit dem Zeitraster des frequenzgeteilten Taktsignals CK1 ausgegeben werden, auf dem logischen Wert "0" oder auf dem logischen Wert "1" bleiben.
Wenn der logische Pegel der C-Muster-Detektorinformation Cn auf den logischen Wert "1" gesetzt wurde, wird dann, nachdem der logische Pegel, der Zählinformation yn+1 auf eine logische "1" gesetzt wurde, der logische Pegel in eine logische "0" invertiert, wenn der logische Pegel der Auswahldaten Qn+1 oder Qn auf den logischen Wert "0" gesetzt wird, wohingegen der logische Pegel solange unverändert beibehalten wird, wie die logischen Pegel der Auswahldaten Qn und Qn+1 den gleichen Pegel beibehalten.
Hieraus kann gefolgert werden, daß dann, wenn der logische Pegel der Zählinformation yn+1, den logischen Wert "0" hat, während der logische Pegel der Zählinformation xn+1 den logischen Wert "1" hat, die den Auswahldaten Qn entsprechenden NRZ- Daten DN die geradzahligen Daten in den NRZ-Daten DN sind, deren logische Pegel fortlaufend den logischen Wert "1" haben.
In ähnlicher Weise kann dann, wenn der logische Pegel der Zählinformation Qn+1 den logischen Wert "0" hat, während der logische Pegel der Zählinformation xn+1 den logischen Wert "0" hat, gefolgert werden, daß die NRZ-Daten DN, die den Auswahldaten Qn+1 entsprechen, die ungeradzahligen Daten in den NRZ-Daten DN sind, deren logische Pegel aufeinanderfolgend den logischen Wert "1" haben.
Die C-Muster-Detektorschaltung 16 nimmt diese Zählinformation DC1, die aus dem an dem Invertierenden Ausgang der Zählerschaltung 20 anliegenden Ausgangssignal besteht, an einem Eingang eines UND-Glieds 31 mit drei Eingängen und an einem Eingang eines UND-Glieds 30 auf. Das UND-Glied 31 nimmt an zwei anderen getrennten Eingängen außerdem die Auswahldaten Qn+1 und Qn+2 auf, während das UND-Glied 30 an einem anderen Eingang außerdem die Auswahldaten Qn+1 aufnimmt.
Die C-Muster-Detektorschaltung 16 nimmt ferner an einem Eingang eines UND-Glieds 32 die aus dem Signal der an dem invertierenden Ausgang der Zählerschaltung 21 gewonnene Zählinformation bestehende Zählinformation DC0 auf. An seinem anderen Eingang nimmt das UND-Glied 32 die Auswahldaten Qn+1 auf. Die Ausgangssignale der UND-Glieder 30 und 32 werden separaten Eingängen eines UND- Glieds 33 mit zwei Eingängen zugeführt, dessen Ausgangssignal Cn ist. Auf diese Weise wird die C-Muster-Detektorinformation Cn für die Auswahldaten Qn gewonnen, die an separate invertierende Ausgänge des UND-Glieds 22 und des ODER-Glieds 28, den nichtinvertierenden Eingang des ODER-Glieds 23 und außerdem an die Kodierschaltung 17 ausgegeben wird.
In entsprechender Weise werden die Ausgangssignale der UND-Glieder 31 und 32 separaten Eingängen eines UND-Glieds 34 mit zwei Eingängen zugeführt, dessen Ausgangssignal die C-Muster-Detektorinformation Cn für die Auswahldaten Qn+1 bildet. Diese Information wird an den invertierenden Eingang des ODER-Glieds 27, den nichtinvertierenden Eingang des ODER-Glieds 26 und außerdem an die Kodierschaltung 17 ausgegeben.
Deshalb steigt der logische Pegel der C-Muster-Detektorinformation Cn, wie in Fig. 8 dargestellt, auf den logischen Wert "1" an, wenn die logischen Pegel der Zählinformation DC0 und DC1 den logischen Wert "1" bzw. den logischen Wert "0" haben, und die logischen Pegel der Auswahldaten Qn und Qn+1 den logischen Wert "1" bzw. den logischen Wert "0" haben.
Andererseits steigt der logische Pegel der C-Muster-Detektorinformation Cn+1 für die Auswahldaten Qn+1 auf den logischen Wert "1" an, wenn die logischen Pegel der Zählinformation DC0 und DC1 und der Auswahldaten Qn und Qn+1 und Qn+2 die logischen Werte "1", "1", "1", "1" bzw. "0" haben.
In diesem Zeitpunkt wird die den UND-Gliedern 30, 31, und 32 zugeführte Zählinformation DC1 und DC0 für die Auswahldaten Qn, Qn+1 und Qn+2 von den Zählerschaltungen 20 und 21 um eine Taktperiode des frequenzgeteilten Taktsignals CK2 verzögert ausgegeben, und als Ergebnis repräsentiert die Zählinformation DC1 und DC0 die Zählinformation für die Auswahldaten Qn+1x und Qn+2x in der um eine Taktperiode früheren Zeitlage, die den seriellen Daten Qn, Qn+1 und Qn+2 entsprechen, wie dies in Fig. 8 dargestellt ist.
Deshalb kann auf der Basis der Zählinformation DC1 und DC0 mit Gewißheit festgestellt werden, ob die NRZ-Daten DN, die den Auswahldaten Qn+1x und Qn+2x entsprechen, die geradzahligen oder die ungeradzahligen Daten in den NRZ-Daten DN sind, deren logische Pegel fortgesetzt den logischen Wert "1" haben. Damit kann durch Detektierung des logischen Zustands "1" der C-Muster-Detektorinformation Cn oder Cn+1 unter Verwendung der Zählinformation DC1 und DC0 mit Gewißheit festgestellt werden, ob die Auswahldaten Qn und Qn+1 diejenigen Daten sind, die der dritten Bedingungen für die NRZ-Daten DN entsprechen (d. h. den letzten geradzahligen NRZ-Daten entsprechen, deren logischer Pegel fortlaufend den logischen Wert "1" hatte).
Die Kodierschaltung 17 verarbeitet die Auswahldaten Qn-1, Qn, Qn+1 und Qn+2 parallel, d. h. gleichzeitig, unter Verwendung der von der C-Muster-Detektorschaltung ausgegebenen C-Muster-Detektorinformation Cn, Cn+1 und liefert die Übergangsinformationen TFn, TCn, TFn+1 und TCn+1, die das Ansteigen oder das Abfallen der logischen Pegel anzeigen, wenn die den Auswahldaten Qn und Qn+1 entsprechenden NRZ-Daten DN in M²-Daten umgewandelt werden.
Das heißt, ein Satz der Auswahldaten Qn-1 und Qn wird, wie in Fig. 9 dargestellt, getrennten Eingängen eines UND-Glieds 40 zugeführt, und ein Satz von Auswahldaten Qn und die C-Muster-Detektorinformation Cn werden getrennten Eingängen eines UND-Glieds 41 zugeführt. Die Ausgangssignale der UND-Glieder 40 und 41 werden jeweils 2-Bit-Eingängen D1 und D2 einer Gatterschaltung 42 zugeführt, die aus 4-Bit- D-Flip-Flops besteht, die mit dem Zeitraster des frequenzgeteilten Taktsignals CK1 arbeiten. Auf diese Weise werden die den Auswahldaten Qn entsprechende Übergangsinformationen TFn und TCn gewonnen.
Das Ergebnis ist in Fig. 10 dargestellt: Falls der logische Pegel der Auswahldaten Qn-1 den logischen Wert "0" hat, wenn der logische Pegel der Auswahldaten Qn den logischen Wert "0" hat, wird der logische Pegel der Vorderflanke der Übergangsinformation der TFn auf den logischen Wert "1" angehoben. Dies zeigt an, daß der logische Pegel der M²-Daten DMM, die den Auswahldaten Qn entsprechen, in dem eine Taktperiode früher liegenden Anstiegszeitpunkt invertiert ist.
Gleichzeitig wird die mittlere Bitzelle der Übergangsinformation TCn auf den logischen Wert "0" gebracht. Dies zeigt an, daß der logische Pegel in dem Zeitpunkt in der Mitte dieser einen Taktperiode invertiert wird.
Dies bedeutet, daß man die Vorderflanke der Übergangsinformation TFn erhält, die anzeigt daß die Daten, die auf die den Auswahldaten TFn entsprechenden NRZ- Daten folgen, Daten mit dem logischen Wert "0" sind, die die erste Bedingung für die Umwandlung in die M²-Daten DMM erfüllen. Deshalb wird der logische Pegel der entsprechenden M²-Daten DMM im Anstiegszeitpunkt des Taktsignals CK invertiert.
Wenn die logischen Pegel d& Auswahldaten Qn-1 und Qn die logischen Werte "1" bzw. "0" haben, haben beide Obergangsinformationen TFn und TCn den logischen Wert "0".
Dies bedeutet, daß der logische Pegel der den Auswahldaten Qn entsprechenden NRZ-Daten DN den logischen Wert "0" und der logische Pegel der vorhergehenden NRZ-Daten DN den logischen Wert "1" hat. Deshalb ist von der ersten, zweiten und dritten Bedingung eine nicht erfüllt, und der logische Pegel der den Auswahldaten Qn entsprechenden M²-Daten DMM wird nicht invertiert.
Wenn die logischen Pegel der Auswahldaten Qn-1 und Qn die logischen Werte "0" bzw. "1" haben, wird der logische Pegel der mittleren Zelle der Übergangsinformation TCn auf den logischen Wert "1" angehoben.
Dies bedeutet, daß der logische Pegel der den Auswahldaten Qn entsprechenden NRZ-Daten DN den logischen Wert "1" und der logische Pegel der eine Taktperiode früher auftretenden Daten den logischen Wert "0" hat. Deshalb ist die zweite Bedingung erfüllt und man gewinnt die mittlere Bitzelle der Übergangsinformation TCn, die anzeigt daß der logische Pegel der entsprechenden M²-Daten DMM im Abfallzeitpunkt des Taktsignals CK invertiert wird.
Wenn die logischen Pegel der Auswahldaten Qn-1 und Qn den logischen Wert "1" haben, während der logische Pegel der C-Muster-Detektorinformation Cn den logischen Wert "0" hat, wird der logische Pegel der mittleren Zelle der Übergangsinformation TCn auf den logischen Wert "1" angehoben.
Dies bedeutet, daß der logische Pegel der den Auswahldaten Qn entsprechenden NRZ-Daten DN den logischen Wert "1" hat, die sich in der Mitte der NRZ-Daten befinden, deren logischer Pegel aufeinanderfolgend den logischen Wert "1" haben. Somit ist die zweite Bedingung erfüllt, und es wird die mittlere Bitzelle der Übergangsinformation TCn gewonnen, die anzeigt daß der logische Pegel der entsprechenden M²- Daten DMM im Abfallzeitpunkt des Taktsignals CK invertiert wird.
Wenn die logischen Pegel der Auswahldaten Qn-1 und Qn den logischen Wert "1" haben, und der logische Pegel der C-Muster-Detektorinformation Cn auf den logischen Wert "1" angehoben wird, nehmen die logischen Pegel der Übergangsinformation TFn und TCn den logischen Wert "0" an.
Dies ist dann der Fall, wenn die den Auswahldaten Qn entsprechenden NRZ-Daten DN die letzten NRZ-Daten DN sind, deren logischer Pegel in dem C-Muster den logischen Wert "1" haben. Deshalb ist die dritte Bedingung für die Umwandlung der Daten in M²-Daten DMM erfüllt, und die den Auswahldaten Qn entsprechenden M²- Daten DMM werden nicht invertiert.
In der Kodierschaltung 17 wird außerdem ein Satz der Auswahldaten Qn und Qn+1 getrennten Eingängen eines UND-Glieds 43 zugeführt, und ein Satz der Auswahldaten Qn+1 und die C-Muster-Detektorinformation Cn+1 werden den getrennten Eingängen eines UND-Glieds 44 zugeführt. Die Ausgangssignale der UND-Glieder 43 und 44 werden den übrigen getrennten 2-Bit-D-Flip-Flops D3 und D4 der Gatterschaltung 42 zugeführt. Dadurch erhält man als Ausgangssignale die den Auswahldaten Qn+1 entsprechenden Übergangsinformationen TFn+1 und TCn+1.
Wie Fig. 11 zeigt werden die Übergangsinformationen TFn+1 und ICn+1 für die M²-Daten DMM, die den für die Umwandlung der NRZ-Daten DN in die M²-Daten DMM zu verwendenden Auswahldaten Qn+1 entsprechen, in ähnlicher Weise erzeugt, wie dies oben für die Auswahldaten Qn beschrieben wurde. Diese Daten werden, wie Fig. 2 zeigt, zusammen mit den Übergangsinformationen TFn und TCn für die M²- Daten DMM, die den Auswahldaten Qn entsprechen, einer Datenwandlerschaltung 50 zugeführt.
Die Datenwandlerschaltung 50 verarbeitet die Übergangsinformation TFn, TFn+1, TCn und TCn+1 parallel, d. h. gleichzeitig, wie dies in Fig. 12 dargestellt ist, und liefert Daten Mn1, Mn2, Mn+11 und Mn+12 (im folgenden als parallele M²-Daten bezeichnet), die die logischen Pegel in der vorderen und der hinteren Hälfte einer Taktperiode der M²-Daten DMM repräsentieren, die den Auswahldaten Qn und Qn-1 entsprechen.
Die Datenwandlerschaltung 50 enthält Gatterschaltungen 51 und 52, die jeweils aus vier D-Flip-Flops bestehen, die mit dem Zeitraster des frequenzgeteilten Taktsignals CK2 arbeiten. Ein Eingang D1 des ersten D-Flip-Flops der Gatterschaltung 51 nimmt von den Übergangsinformationen TFn und TCn die Übergangsinformation TFn für die Vorderflanke auf, die auf der Basis der Auswahldaten Qn gebildet wird, während die Übergangsinformation TFn für die Vorderflanke und die Übergangsinformation TCn für die mittlere Bitzelle getrennten Eingängen eines Exklusiv-ODER-Glieds 53 zugeführt werden, dessen Ausgangssignal einem Eingang D2 des zweiten D-Flip-Flops der Gatterschaltung 51 zugeführt werden.
Die auf der Basis der Auswahldaten Qn+1 gebildete Übergangsinformation TFn+1 für die Vorderflanke von den Übergangsinformationen TFn+1 und TCn+1 sowie das Ausgangssignal des Exklusiv-ODER-Glieds 53 werden getrennten Eingängen eines Exklusiv-ODER-Gliedes 54 zugeführt, deren Ausgangssignal einem Eingang D3 des dritten D-Flip-Flops der Gatterschaltung 51 zugeführt wird. Die Übergangsinformation TCn+1 für die mittlere Bitzelle wird einem Eingang D4 des verbleibenden vierten D-Flip-Flops der Gatterschaltung 51 zugeführt.
Die Ausgangssignale Q3 und Q4 des dritten bzw. vierten D-Flip-Flops der Gatterschaltung 51 werden getrennten Eingängen eines Exklusiv-ODER-Glieds 55 zugeführt.
Die vorangehend beschriebene Anordnung ermöglicht es, aus dem Ausgangssignal Q1 des ersten D-Flip-Flops Ausgangsdaten zu gewinnen, die sich nach Maßgabe des logischen Pegels der Übergangsinformation TFn für die Vorderflanke auf der Basis der Auswahldaten Qn ändern. Ein entsprechendes Ausgangssignal, dessen logischer Pegel sich jedoch in Abhängigkeit von der Übergangsinformation TCn für die mittlere Bitzelle ändert, wird an dem Ausgang Q2 des zweiten D-Flip-Flops gewonnen.
Außerdem wird an dem Ausgang 03 des dritten D-Flip-Flops ein Ausgangssignal gewonnen, das dem Ausgangssignal des zweiten D-Flip-Flops entspricht, dessen logischer Pegel sich jedoch in Abhängigkeit von der Vorderflanken-Übergangsinformation TFn+1 für die folgenden Auswahldaten Qn+1 ändert. Ein entsprechendes Ausgangssignal, dessen logischer Pegel sich jedoch in Abhängigkeit von der Übergangsinformation TCn+1 der mittleren Bitzelle für die Auswahldaten Qn+1 ändert, wird am Ausgang des Exklusiv-ODER-Glieds 55 gewonnen.
Die Ausgangssignale des ersten, zweiten und dritten D-Flip-Flops der Gatterschaltung 51 und das Ausgangssignal des Exklusiv-ODER-Glieds 55 werden getrennt jeweils einem Eingang der ExkIusiv-ODER-Glieder 56, 57, 58 und 59 zugeführt, die an den anderen Eingängen das Ausgangssignal eines vierten Flip-Flops 52 aufnehmen. Die Ausgangssignale der Exklusiv-ODER-Glieder 56, 57, 58 und 59 werden den getrennten Eingängen D1, D2, D3 und D4 der vier D-Flip-Flops der Gatterschaltung 52 zugeführt. Die Ausgangssignale des ersten, zweiten, dritten und vierten D-Flip-Flops werden der Serien-Parallel-Wandlerschaltung 3 als parallele M²-Daten Mn1, Mn2, Mn+11 und Mn+12 zugeführt.
Infolgedessen entsprechen die logischen Pegel der parallelen M²-Daten Mn1, Mn2, Mn+11 und Mn+12 dem logischen Pegel der parallelen M²-Daten Mn+12, die von dem vierten D-Flip-Flop eine Taktperiode früher ausgegeben wurden. Ihre logischen Pegel werden jedoch in Abhängigkeit von den Ausgängen des ersten, zweiten und dritten D-Flip-Flops der Gatterschaltung 51 und in Abhängigkeit von dem Ausgangssignal der Gatterschaltung 55 invertiert.
Auf diese Weise werden die NRZ-Daten DN in Übereinstimmung mit der ersten, zweiten und dritten Umwandlungsbedingung in M²-Daten DMM umgewandelt. Außerdem werden durch die Unterteilung einer Taktperiode in eine vordere und eine hintere Hälfte zwei Bits der M²-Daten DMM durch vier Bits der parallelen M²-Daten Mn1, Mn2, Mn+11 und Mn+12 dargestellt und mit dem Zeitraster des frequenzgeteilten Taktsignals CK2, d. h. mit der halben Taktfrequenz des Taktsignals CK der NRZ-Daten DN.
Somit arbeiten die C-Muster-Detektorschaltung 16, die Kodierschaltung 17 und die Datenwandlerschaltung 50 als Kodewandlerschaltung, die die Auswahldaten Qn und Qn+2 unter Bezugnahme auf die Auswahldaten Qn-1 und Qn+2 in parallele Daten des vorbestimmten M²-Kodes umwandelt.
Die paralle/Serienwandlerschaltung 3 liest die parallelen M²-Daten Mn1, Mn2, Mn+11 und Mn+12 mit dem Zeitraster des frequenzgeteilten Taktsignals CK2 aus und gibt danach die parallelen M²-Daten Mn1, Mn2, Mn+11 und Mn+12 sequentiell als M²-Daten DMM im Anstiegs- und Abfallzeitpunkt des Taktsignals CK der NRZ-Daten DN aus.
Bei der oben beschriebenen Anordnung werden die aus seriellen Daten bestehenden NRZ-Daten zunächst in parallele Daten umgewandelt und als solche einer Kodeumwandlung unterzogen. Sie werden dann in serielle Daten zurückgewandelt, damit aus ihnen M²-Daten gewonnen werden können. Dies ermöglicht eine parallele Verarbeitung der Daten mit niedrigen Verarbeitungsgeschwindigkeiten, die 1/8 und 1/2 der Taktfrequenz der Eingangsdaten entsprechen.
Ein digitaler Videorekorder für das PAL-System benötigt in der Daten-Verriegelungsschaltung 5 in der Praxis eine Taktfrequenz von 160 MHz. Demgegenüber kann die Schaltung gemäß vorliegender Erfindung mit dem Zeitraster des Taktsignals CK8 betrieben werden, das 1/8 des Taktsignals CK entspricht, d. h. mit einer Taktfrequenz im Bereich von 10 MHz betrieben werden (die Taktfrequenz der Eingangsdaten ist im vorliegenden Fall 80 MHz).
Die Wählerschaltung 8, die C-Muster-Detektorschaltung 16, die Kodierschaltung 17 und die Datenwandlerschaltung 50 arbeiten mit dem Zeitraster (Zeitraster) des frequenzgeteilten Taktsignals CK2, so daß die erforderliche Taktfrequenz 40 MHz beträgt.
Im vorangehenden Ausführungsbeispiel wurden die NRZ-Daten sukzessive in 8-Bit- Daten unterteilt. Die vorliegende Erfindung ist jedoch nicht hierauf beschränkt, es ist in der Praxis vielmehr auch eine Unterteilung der Daten in 16-Bit-Daten möglich. Und obwohl in dem beschriebenen Ausführungsbeispiel der Fall erwähnt wurde, daß aus den herausgetrennten parallelen 8-Bit-Daten vier Bits der Auswahldaten Qn-1, Qn, Qn+1 und Qn+2 die sequentiell um ein 2-Bit-Intervall verschoben werden, für die gleichzeitige parallele Verarbeitung ausgewählt werden, ist die vorliegende Erfindung nicht darauf beschränkt. Es können vielmehr auch Auswahldaten mit 6 Bits herausgegriffen werden, die sequentiell um ein 2-Bit-Intervall verschoben werden. Dabei können die Auswahldaten für vier Bits gleichzeitig parallel verarbeitet werden.
Im folgenden sei die digitale Kodedemodulatorschaltung anhand von Fig. 13 bis 17 erläutert.
Die M²-Daten DMM werden durch Modulation der NRZ-Daten DN entsprechend der ersten, zweiten und dritten Bedingung gewonnen. Wenn man die erste und die zweite Bedingung betrachtet, können die M²-Daten DMM in die NRZ-Daten DN demoduliert werden, indem die M²-Daten DMM in 2-Bit-Abschnitte (ein solcher Abschnitt wird im folgenden als Fenster bezeichnet) unterteilt und exklusive logische Summen solcher 2-Bit-Abschnitte gebildet werden.
Wenn man jedoch zusätzlich zu der ersten und der zweiten Bedingung die dritte Bedingung betrachtet, und wenn man annimmt, daß in den NRZ-Daten DN ein logisches Muster "1, 1, 0" (d. h. ein C-Muster) vorhanden ist, wurde bei der Modulation eine Invertiernng des logischen Pegels der NRZ-Daten DN bei einer logischen "1" in der Mitte verhindert. Bei der Demodulation der M²-Daten DMM in die NRZ-Daten DN muß deshalb genau detektiert werden, ob die zu verarbeitenden M²-Daten DMM Daten sind, die in dem C-Muster in den NRZ-Daten DN moduliert wurden.
Es sei angenommen, daß die M²-Daten DMM in dem rechten Fester liegen. Sechs Bit der M²-Daten DMM, die aus den letzten drei Bits in dem C-Muster der NRZ-Daten DN moduliert wurden (im folgenden werden diese Bits als "C-Muster-Ende" bezeichnet) stellen dann eine von zwei Arten von Bitreihen dar: Entweder logisch "0, 1, 1, 1, 1, 1," oder logisch "1, 0, 0, 0, 0, 0". Eine korrekte Demodulation der M²-Daten DMM in die NRZ-Daten DN ist dadurch möglich, daß die beiden zentralen Bits bei der Demodulation in die NRZ-Daten DN bedingungslos in eine logische "1" umgewandelt werden.
Zum Aufbau des rechten Fensters muß auf den Fall geachtet werden, daß in den NRZ-Daten DN eine Bitreihe mit der logischen Folge "1, 0, 1" auftritt. Das heißt, mit Ausnahme des Falls, daß die NRZ-Daten DN in dem C-Muster auftreten, ist, falls drei Bits in einer Bitreihe in den NRZ-Daten DN die logischen Werte "1, 0, 1" haben, bei der Modulation der NRZ-Daten DN in die M²-Daten DMM die entsprechende Reihe aus sechs Bits in den M²-Daten DMM eine der beiden folgenden Arten: Entweder logisch "1, 0, 0, 0, 0, 1" oder logisch "0, 1, 1, 1, 1, 0". Da in einem solchen Fall nur eine Möglichkeit zur Anordnung des Fensters gegeben ist, läßt sich die Fensteranordnung rückgewinnen, indem solche Reihen von 6 Bits in den M²-Daten DMM detektiert werden.
Die Rückgewinnung der Fensteranordnung läßt sich folgendermaßen durchführen: Wenn beispielsweise eine 6-Bit-Folge in den M²-Daten DMM durch QM0, QM1, QM2, QM3, QM4 und QM5 dargestellt wird, erzeugt man exklusive logische Summen von jeweils zwei benachbarten Daten, d. h. QM0 und QM1, QM1 und QM2, QM2 und QM3, QM3 und QM4 sowie QM4 und QM5. Dadurch erhält man 5-Bit-Ausgangsdaten GO, G1, G2, G2 und G3. Wenn diese den logischen Wert "1, 0, 0, 0, 1" haben, erhält man die Ausgangsdaten G0, G2 und G4 als die NRZ-Daten DN.
Wie oben beschrieben wurde, benötigt man sechs Bits der M²-Daten DMM für die Fenster-Detektierung der C-Muster-Detektierung. Um beispielsweise zwei Bits QM2 und QM3 der M²-Daten DMM in ein Bit der NRZ-Daten DN zu demodulieren, benötigt man sechs Bits der M²-Daten DMM, d. h. QM0, QM1, QM2, QM3, QM4 und QM5. Deshalb werden die für korrekte Demodulation von vier Bits der M²-Daten DMM in zwei Bits der NRZ-Daten DN neun Bits der M²-Daten DMM, d. h. QM0 bis QM8, benötigt, wenn unkorrekte Fensteranordnungen geprüft werden sollen.
Das heißt, wenn beispielsweise vier Bits der M²-Daten DMM, nämlich QM2, QM3, QM4 und QM5 demoduliert werden sollen um zwei Bits der NRZ-Daten DN zu gewinnen, werden entsprechend der Genauigkeit der Fensteranordnung selektiv entweder die aus der Kombination von QM2 und QM3 und der Kombination von QM4 und QM5 der M²-Daten DMM demodulierten NRZ-Daten DN, nämlich QA und QB, oder die aus der Kombination von QM3 und QM4 und der Kombination von QM5 und QM6 der M²- Daten DMM demodulierten NRZ-Daten DN, nämlich QC und QD benutzt.
Hier werden die M²-Daten DMM QM0 bis QM5 zur Gewinnung der NRZ-Daten QA verwendet, die M²-Daten DMM QM2 bis QM7 für die Gewinnung der NRZ-Daten QB, die M²-Daten DMM QM1 bis QM6 zur Gewinnung der NRZ-Daten QC und die M²- Daten DMM QM3 bis QM8 zur Gewinnung der NRZ-Daten QD. Damit können durch die Verwendung von jeweils sechs Bits der M²-Daten DMM die C-Muster-Detektierung und die Fenster-Detektierung durchgeführt und korrekte NRZ-Daten DN gewonnen werden.
Wie oben beschrieben wurde, haben die M²-Daten DMM in dem C-Muster-Ende der Folge von logischen Werten "0, 1, 1, 1, 1, 1" oder "1, 0, 0, 0, 0, 0". Falls hierin die exklusiven logischen Summen der jeweils benachbarten Bits gebildet werden, erhält man eine Kombination von logischen Pegeln "1, 0, 0, 0, 0".
Dadurch daß man als Ausgangssignale die exklusiven logischen Summen der einander benachbarten Bits von neun Bits der M²-Daten DMM QM0 bis QM8 zur Verfügung hat, d. h. die exklusiven logischen Summen von QMO und QM1, QM1 und QM2, QM2 und QM3, QM3 und QM3, QM4 und QM5, QM5 und QM6, QM6 und QM7, QM7 und QM8, die von den Ausgangsdaten G0, G1, G2, G3, G4, G5, G6 bzw. G7 repräsentiert werden, werden für den Fall, daß die Bitfolge der Ausgangsdaten G0, G1, G2, G3 und G4 bei der Gewinnung der NRZ-Daten QA der Folge von logischen Werten "1, 0, 0, 0, 0, 0," entspricht, diese NRZ-Daten QA als das C-Muster-Ende identifiziert, und der logische Pegel der NRZ-Daten QA wird auf den logischen Wert "1" gesetzt. Falls die Bitfolge der Ausgangsdaten G2, G3, G4, G5 und G6 bei der Gewinnung der NRZ- Daten OB dem logischen Wert "1, 0, 0, 0, 0" entspricht, werden die NRZ-Daten OB als das C-Muster-Ende identifiziert, und der logische Pegel der NRZ-Daten QB wird auf den logischen Wert "1" gesetzt. Falls die Bitfolge G1 bis G5 oder die Bitfolge G3 bis G7 bei der Gewinnung der NRZ-Daten QC bzw. QD dem logischen Wert "1, 0, 0, 0, 0" entspricht, werden sie als das C-Muster-Ende identifiziert, und die NRZ-Daten QG bzw. QD werden auf den logischen Wert "1" gesetzt.
Wie vorangehend beschrieben, wird die korrekte Fensteranordnung mit Sicherheit detektiert, wenn in der Bitfolge der NRZ-Daten DN die Kombination der logischen Werte "1, 0, 1" enthalten ist, d. h. wenn die 5-Bit-Ausgangsdaten, die aus den exklusiven logischen Summen von einander benachbarten Bits einer aus sechs Bits bestehenden Bitfolge der M²-Daten DMM gebildet werden, die logischen Werte "1, 0, 0, 0, 1" darstellen.
Wenn die exklusiven logischen Summen der einander benachbarten Bits aus den neun Bits QM0 bis QM8 der M²-Daten DMM zur Verfügung stehen, die durch die Ausgangsdaten G0 bis 07 repräsentiert werden, und wenn die 5-Bit-Daten entweder der Ausgangsdaten G0 bis G4 oder der Ausgangsdaten G2 bis G6 die Kombination der logischen Werte "1, 0, 0, 0, 1" bilden wird unterstellt, daß die NRZ-Daten QA und QB die korrekte Kombination der NRZ-Daten darstellen, wohingegen dann, wenn entweder die fünf Ausgangsdatenbits G1 bis G5 oder G3 bis G7 eine Kombination der logischen Werte "1, 0, 0, 0,1" darstellen, unterstellt wird, daß die NRZ-Daten QG und QD die korrekte Kombination der NRZ-Daten DN bilden.
Es sei nun auf Fig. 13 Bezug genommen. Mit 101 ist eine digitale Kodedemodulatorschaltung als Ganzes bezeichnet. Die eingegebenen M²-Daten DMM stellen beim Anstieg und beim Abfall des Grundtakts CK für die NRZ-Daten DN gewonnene serielle Daten dar und werden in einer Serien/Parallel-Wandlerschaltung 102 in 4-Bit-M²- Daten M0, M1, M2 und M3 umgewandelt, die beim Anstieg und beim Abfall des Takts CK2 auftreten, der dadurch gewonnen wird, daß der Grundtakt CK für die NRZ-Daten DN durch zwei geteilt wird. Die M²-Daten M0, M1, M2 und M3 werden entsprechend dem NRZ-Format in 2-Bit-Blöcken parallel verarbeitet, während sie durch eine Eingangs-Verriegelungsschaltung 103 eine Daten-Demodulatorschaltung 104, eine C- Muster-Detektorschaltung 105 und eine Fenster-Detektorschaltung 106, eine Daten- Auswahlschaltung 107 und eine Schiebeschaltung 108 geleitet werden. Anschließend werden die NRZ-Daten für vier Perioden des ersten Takts CK2, d. h. mit acht Bit NRZ, NRZ1, . . . NRZ6, NRZ7 in der Ausgangsdaten-Verriegelungsschaltung 109 verriegelt und schließlich in einer Paralle/Serien-Wandlerschaltung 110 demoduliert und bilden dann die NRZ-Daten DN, die während des Anstiegs des Grundtakts CK in Form serieller Daten geliefert werden.
Die Eingangsdaten-Verriegelungsschaltung 103 und die Daten-Demodulatorschaltung 104 sind in Fig. 14 ausführlicher dargestellt. Die Eingangsdaten-Verriegelungsschaltung 103 verriegelt die parallelen Eingangsdaten, d. h. M²-Daten M0, M1, M2, M3 in einer ersten 4-Bit-Verriegelungsschaltung 131 synchron mit einer Anstiegsflanke des ersten Takts CK2. Sie verriegelt das Ausgangssignal der ersten Verriegelungsschaltung 121 in einer zweiten 4-Bit-Verriegelungsschaltung 132 synchron mit der nachfolgenden Anstiegsflanke des ersten Takts CK2 und das vierte Ausgangssignal Q3 der zweiten Verriegelungsschaltung 132 in einer dritten Ein-Bit-Verriegelungsschaltung 133 synchron mit der nächstfolgenden Anstiegsflanke des ersten Takts CK2.
Dadurch liefert die Eingangsdaten-Verriegelungsschaltung 103 an die Daten- Demodulatorschaltung 10 die vier Bits des Verriegelungs-Ausgangssignals Q0, Q1, Q2 und Q3 der Verriegelungsschaltung 131 zusammen mit fünf Bits von M²-Daten, die zuvor in der zweiten und dritten Verriegelungsschaltung 132 und 133 verriegelt wurden, insgesamt also 9 parallele Datenbits QM0, QM1, QM2, QM3, QM4, QM5, QM6, QM7 und QM8.
Die Daten-Demodulatorschaltung 104 umfaßt mehrere Exklusiv ODER Glieder 140- 147, die so angeordnet sind, daß sie die Ausgangssignale der Verriegelungsschaltungen 131, 132 und 133 aufnehmen und diese so verknüpfen, daß exklusive logische Summen der einander benachbarten Bits in den aus den neun Bits QM0, QM1 QM7, QM8 bestehenden parallelen Daten gewonnen werden, die von der Eingangs-Verriegelungsschaltung 103 empfangen werden. Sie liefert damit die demodulierten 8-Bit-Daten G0, G1, G2, G3, G4, G5 und G6 als Ausgangssignale der Exklusiv- ODER-Glieder 140 bis 147.
Die in Fig. 15 dargestellte C-Muster-Detektorschaltung 105 entscheidet, ob die aus den M²-Daten QM2 und QM3 demodulierten Daten G2 das zentrale Bit in dem C-Muster-Ende darstellen oder nicht. Sie benutzt hierzu parallele 5-Bit-Daten, die aus den demodulierten Daten G0 bis G4 aus den acht Bits der demodulierten Daten G0 bis G7 bestehen, die die Daten-Demodulatorschaltung 104 empfängt. Falls festgestellt wird, daß es sich um das zentrale Bit handelt, wird der logische Pegel der NRZ-Daten QA auf den logischen Wert "1" gesetzt, andernfalls werden die demodulierten Daten G2 als NRZ-Daten QA ausgegeben.
Von den demodulierten Daten G0 bis G4 werden die demodulierten Daten G1, G2 und G3 über Inverter 151A, 152A bzw. 153A geleitet und zusammen mit den demodulierten Daten G0 getrennten Eingängen eines ersten NAND-Glieds 154A zugeführt, dessen Ausgangssignal zusammen mit den demodulierten Daten G4 getrennten Eingängen eines ODER-Glieds 155A zugeführt wird. Das Ausgangssignal des ODER- Glieds 155A wird zusammen mit dem Ausgangssignal des Inverters 152A getrennten Eingängen eines NAND-Glieds 158A zugeführt.
Wenn die Bits der demodulierten Daten G0, G1, G2, G3 und G4 die Folge von logischen Werten "1, 0, 0, 0, 0" bilden, (d. h. wenn sie das C-Muster-Ende darstellen), nehmen die NRZ-Daten QA den logischen Wert "0" an, andernfalls den logischen Wert "1". Deshalb hat das Ausgangssignal QA des zweiten NAND-Glieds 156A unabhängig von dem logischen Pegel der demodulierten Daten G2 den logischen Wert "1", wenn die demodulierten Daten G0 bis G4 dem C-Muster-Ende entsprechen. Andernfalls hat das Ausgangssignal QA denselben logischen Pegel wie die demodulierten Daten G2. Auf diese Weise erhält man am Ausgang des NAND-Glieds 156A das Ergebnis der Detektierung des C-Muster-Endes für die demodulierten Daten G2, und falls die Daten dem C-Muster-Ende entsprechen, erhält man dort stets die NRZ-Daten QA mit dem logischen Wert "1".
Wie Fig. 15 zeigt, erfolgt die Detektierung des C-Muster-Endes für die demodulierten Daten G4, G3 und G5 in Schaltungsanordnungen, die der oben beschriebenen gleichen (wobei der letzte Buchstabe der Bezugszeichen, der in der Schaltungsanordnung für die demoduliert Daten G2 ein "A" ist, in "B", "C" bzw. "D" geändert ist). Falls die Daten dem C-Muster-Ende entsprechen, haben die gewonnenen NRZ-Daten QB, QC oder QD den logischen Wert "1".
Die in Fig. 16 dargestellte Fensterdetektorschaltung 106 gibt das erste Fensterdetektor-Ausgangssignal WAB nur dann mit dem logischen Wert "1" aus, wenn die demodulierten Daten G0 bis G4 oder G2 bis G6 jeweils die logischen Werte "1, 0, 0, 0, 1" haben. Sie gibt das zweites Fensterdetektor-Ausgangssignal WCD nur dann mit dem logischen Wert "1" aus, wenn entweder die demodulierten Daten G1 bis G5 oder G3 bis G7 die logischen Werte "1, 0, 0, 0, 1" haben. Das erste und das zweite Fensterdetektor-Ausgangssignal WAB bzw. WCD werden übrigens in Abhängigkeit von den Eingangsbedingungen so erzeugt daß sie nicht gleichzeitig den logischen Wert "1" haben.
Zu diesem Zweck werden die demodulierten Daten G1, G2 und G3 über getrennte Inverter 161A, 162A bzw. 163A geleitet und zusammen mit den demodulierten Daten G0 getrennten Eingängen eines ersten NAND-Glieds 165 zugeführt. Dessen Ausgangssignal wird zusammen mit den demodulierten Daten G4 über einen Inverter 164A getrennten Eingängen eines ODER-Glieds 166A zugeführt. Das Ausgangssignal des ODER-Glieds 166A wird einem Eingang eines NAND-Glieds 167A-B zugeführt.
Deshalb geht das Ausgangssignal des ODER-Glieds 166A nur dann auf "0"-Pegel, wenn die demodulierten Daten G0, G1, G2, G3 und G4 die logischen Pegel "1, 0, 0, 1, 1" haben.
Die demodulierten Daten G2 bis G6 werden in einer ähnlichen Schaltung bearbeitet, (in der die Bezugszeichen für die einander entsprechenden Teile in "B" geändert ist), so daß das Ausgangssignal eines zweiten ODER-Glieds 166B nur dann auf "0"-Pegel geht, wenn die demodulierten Daten G2, G3, G4, G5 und G6 die logischen Pegel "1, 0, 0, 0, 1" haben. Das Ausgangssignal wird dem NAND-Glied 167A-B zugeführt.
Das erste Fensterdetektor-Ausgangssignal WAB des NAND-Glieds 167A-B geht nur dann auf "1"-Pegel, wenn eines der Ausgangssignale der ODER-Glieder 166A oder 166B den logischen Wert "0" hat.
Das zweite Fensterdetektor-Ausgangssignal WCD geht auf "1"-Pegel, wenn entweder die demodulierten Daten G1, G2, G3, G4 und G5 oder die demodulierten Daten G3, G4, G5, G6 und G7 die logischen Pegel "1, 0, 0, 0, 1" haben. Diese Daten werden in ähnlichen Schaltungsanordnungen verarbeitet (in denen der letzte Buchstabe der Bezugszeichen für die einander entsprechenden Teile in "C" bzw. "D" geändert ist).
Wie Fig. 17 zeigt besteht die Datenauswahlschaltung 107 aus einer Verriegelungsschaltung 171 mit einer 4-Bit-Struktur, einer Auswahlschaltung 172 mit einer JK-Flip- Flop-Struktur und einem Schalterkreis 173.
Die Verriegelungsschaltung 171 nimmt die 4-Bit-NRZ-Daten QA, QB, QG und QD von der C-Muster-Detektorschaltung 105 auf und gibt die 4-Bit-NRZ-Daten QA, QB, QC und QD während der Anstiegszeit des ersten Takts CK an den Schalterkreis 173 ab.
Die Auswahlschaltung 172 erzeugt auf der Basis des ersten und zweiten Fensterdetektor-Ausgangssignals WAB bzw. WCD, die ihr von der Fensterdetektorschaltung 106 zugeführt werden, ein erstes und ein zweites Ausgangssignal SAB bzw. SCD und liefert diese mit dem gleichen Zeitraster, mit dem auch die Verriegelungsschaltung 171 gesteuert wird, an die Auswahlanschlüsse S0 und S1 des Schalterkreises 173.
Das heißt, wenn das erste Fensterdetektor-Ausgangssignal WAB den logischen Wert "1" hat und das zweite Fensterdetektor-Ausgangssignal WCD den logischen Wert "0" hat, nimmt das erste Auswahlsignal SAB den logischen Wert "1" und das zweite Auswahlsignal SCD den logischen Wert "0" an. Wenn hingegen das erste Fensterdetektor-Ausgangssignal WAB den logischen Wert "0" und das zweite Fensterdetektor- Ausgangssignal den logischen Wert "1" hat, nimmt das erste Auswahlsignal SAB den logischen Wert "0" und das zweite Auswahlsignal SCD den logischen Wert "1" an.
Wenn sowohl das erste als auch das zweite Fensterdetektor-Ausgangssignal WAB und WCD den logischen Wert "0" haben, behalten das erste und das zweite Auswahlsignal SAB bzw. SCD ihre vorherigen logischen Pegel bei.
Wenn das sowohl das erste als auch das zweite Fensterdetektor-Ausgangssignal WAB und WCD den logischen Wert "0" haben, nachdem die digitale Kode-Demodulatorschaltung 101 ihren Betrieb aufgenommen hat, erzeugt die Auswahlschaltung 172 als Anfangswerte das erste Auswahlsignal SAB als logische "1" und das zweite Auswahlsignal SCD als logische "0".
Der Schalterkreis 173 arbeitet in Abhängigkeit von den logischen Pegeln des den Auswahlanschlüssen S0 und S1 zugeführten ersten bzw. zweiten Auswahlsignals SAB und SCD so, daß er dann, wenn beispielsweise das erste Auswahlsignal SAB eine logische "1" ist, die NRZ-Daten QA und QB, die an dem ersten und dem zweiten Eingang D0 bzw. D1 anliegen, zu dem ersten und dem zweiten Ausgang Q0 und Q1 durchschaltet. Wenn hingegen das zweite Auswahlsignal SCD den logischen Wert "1" hat, schaltet der Schalterkreis 173 die NRZ-Daten QC und QD, die an dem dritten und vierten Eingang D2 bzw. D3 anliegen, zu dem ersten und dem zweiten Ausgang Q0 bzw. Q1 durch.
Somit wählt die Datenauswahlschaltung 107 in Abhängigkeit von dem ersten und dem zweiten Fensterdetektor-Ausgangssignal WAB bzw. WCD der Fensterdetektorschaltung 106 von den vier Bits der NRZ-Daten QA, QB, QC und QD, die von der C-Muster-Detektorschaltung los ausgegeben werden, entweder die Kombination der NRZ- Daten QA und QB oder die Kombination der NRZ-Daten QC und QD aus, die sich in dem richtigen Fenster befinden, und die ausgewählten Daten werden an die Schiebeschaltung 108 ausgegeben.
Die Schiebeschaltung 108 besteht aus einem ersten Schieberegister 181, dem die an dem ersten Ausgang Q0 des Schalterkreises 173 ausgegebenen ersten Ausgangsdaten QX zugeführt werden, und einem zweiten Schieberegister 182, dem die an dem zweiten Ausgang 01 ausgegebenen zweiten Ausgangsdaten QY zugeführt werden.
Das erste und das zweite Schieberegister 181 und 182, die aus einem 4-Bit-Schieberegister bestehen, führen ihre Schiebeoperationen während der Anstiegszeit des ersten Takts CK2 aus, in der ihnen die ersten und die zweiten Ausgangsdaten QX und QY zugeführt werden, und geben sowohl die parallelen Daten QX0, QX1, QX2 und QX3 als auch die parallelen Daten QY0, QY1, QY2 und QY3 an eine erste bzw. zweite Verriegelungsschaltung 191 bzw. 192 der Ausgangsdaten-Verriegelungsschaltung 109 aus, und zwar mit einem solchen Zeitraster, daß in jedes der Schieberegister 181 und 182 jeweils 4 Bit eingegeben werden.
Die Ausgänge Q0, Q1, Q2 und Q3 des ersten Schieberegisters 181 sind so angeordnet, daß sie den Eingängen D0 und D2 der ersten Verriegelungsschaltung 191 und die Eingänge D0 und D2 der zweiten Verriegelungsschaltungen 192 Eingangssignale zuführen, während die Ausgänge Q0, Q1, Q2 und Q3 des zweiten Schieberegister 192 so angeordnet sind, daß sie den Eingängen D1 und D3 der ersten Verriegelungsschaltung 191 und die Eingänge D1 und D3 der zweiten Verriegelungsschaltungen 192 Eingangssignalen zuführen.
Somit werden bei der Anordnung nach Fig. 17 die in serieller Form angelieferten M²-Daten M0, M1, M2 und M3 aus den M²-Daten der Serien/Parallelwandlerschaltung 102 zugeführt und synchron mit der Anstiegsflanke des ersten Takts CK eingegebenen sequentiell mit dem Zeitraster des ersten Takts CK verarbeitet. Hierdurch werden zwei Bits QX und QY der NRZ-Daten gewonnen, die dann über die Schiebeschaltung 108 der Ausgangsdaten-Verriegelungsschaltung 109 zugeführt und in dieser synchron mit der Anstiegszeit des zweiten Takts CK8 verriegelt werden, der gewonnen wird, indem der erste Takt CK2 durch vier geteilt wird. Hierdurch gewinnt man NRZ- Daten, die aus parallelen 8-Bit-Daten NRZ0 bis NRZ7 bestehen und nach dem Durchgang durch die Serien/Parallelwandlerschaltung 110 sind diese NRZ-Daten DN in serielle Daten umgewandelt werden.
Bei der oben beschriebenen Anordnung werden M²-Daten DMM, die als serielle Daten eingegeben werden, zunächst in parallele Daten umgewandelt, um dann für die Kodeumwandlung parallel, d. h. gleichzeitig, verarbeitet zu werden. Man wandelt sie dann in serielle Daten zurück und gewinnt damit die NRZ-Daten DN, so daß Daten mit niedrigen Verarbeitungsgeschwindigkeiten, die 112 und 118 der Taktfrequenz der NRZ-Daten DN entsprechen, parallel verarbeitet werden können.
Während in der Praxis für einen digitalen Videorekorder für das PAL-System eine Taktfrequenz von 160 MHz für die Eingangsdaten-Verriegelungsschaltung 103 benötigt wird, kann die Schaltung gemäß vorliegender Erfindung mit dem Zeitraster des Taktsignals CK2 betrieben werden, das halb so schnell ist wie das Taktsignal CK, d. h. mit etwa 40 MHz (die Taktfrequenz der NRZ-Daten beträgt im vorliegenden Fall 80 MHz).
Die Taktfrequenz für die Datenauswahlschaltung 107 und die Schiebeschaltung 108, die mit dem Zeitraster des Taktsignals CK2 arbeiten, beträgt entsprechend 40 MHz.
In der Ausgangsdaten-Verriegelungsschaltung 109, die mit dem Zeitraster des Taktsignals CK8 arbeitet, das durch Teilen des Taktsignals durch acht gewonnen, beträgt die erforderliche Taktfrequenz 10 MHz.
Fig. 18 zeigt einen Teil eines weiteren Ausführungsbeispiels der Erfindung.
Um bei der Schaltung von Fig. 3, 5 und 9 den Obergang zwischen "0" und "0" zu erzeugen, wird der Übergang an der Vorderflanke der Qn-Daten verursacht, indem man den Zustand der Qn-1-Daten detektiert.
Bei dem zweiten Ausführungsbeispiel wird zur Erzeugung desselben Übergangs zwischen "0" und "0" der Übergang an der Hinterflanke der Qn-Daten verursacht, indem der Zustand der Qn+1-Daten detektiert wird. Da die Qn-1-Daten nicht mehr benötigt werden, verringert sich die Zahl der erforderlichen logischen Schaltungen.
Die Erfindung ist nicht auf den in dem oben beschriebenen Ausführungsbeispiel der Fall betrachteten Fall beschränkt, daß die M²-Daten sukzessive in 4-Bit-Daten unterteilt werden. In der Praxis ist auch eine Unterteilung in 8-Bit-Daten möglich.
Die Erfindung ist auch nicht auf eine digitale Kodemodulator- und demodulatorschaltung für digitale Videorekorder beschränkt sondern auch bei anderen Modulationsarten anwendbar, z. B. für PCM-Modulator- und Demodulatorschaltungen.
Obwohl die Erfindung in dem oben beschriebenen Ausführungsbeispiel auf eine digitale Kodemodulator- und demodulatorschaltung für das M²-Format gerichtet war, ist sie hierauf nicht beschränkt sondern auch in weitem Umfang für andere Modulationsverfahren anwendbar, z. B. auf eine digitale Kodemodulator- und demodulatorschaltung für das MFM-Format.
In der vorangehend beschriebenen Form ermöglicht die Erfindung die parallele, d. h. gleichzeitige, Verarbeitung von in serieller Form ankommenden Daten, deshalb können selbst Eingangsdaten mit hoher Wiederholfrequenz leicht moduliert werden, ohne daß sehr schnell schaltende logische Schaltungen eingesetzt werden müssen.
Die parallelen Verarbeitungsschaltungen in der digitalen Kodeumwandlungsvorrichtung eines digitalen Videorekorders lassen deshalb mit logischen Schaltungen mit niedrigerer Verarbeitungsgeschwindigkeit aufbauen. Die Erfindung ermöglicht es, den Teil, der bisher nur mit digitalen ECL-Schaltungen realisiert werden konnte, beispielsweise mit Hilfe von integrierten CMOS-Schaltungen zu realisieren.
Dies führt zu einer erheblichen Verringerung des Stromverbrauchs und schafft die Möglichkeit, den gesamten Schaltungsteil für die Parallelverarbeitung beispielsweise in einer integrierten CMOS-Schaltung zu integrieren. Dadurch läßt sich ein digitaler Videorekorder mit niedrigem Stromverbrauch, geringen Abmessungen und einfachem und preiswertem Aufbau realisieren.

Claims

1. Gerät zur digitalen Kodeumwandlung

mit Eingangsmitteln zum Aufnehmen von seriellen Eingangsdaten (DN) mit einer vorbestimmten Taktrate,

sowie mit Wandlermitteln zur Umwandlung der einzelnen seriellen Eingangsdaten (DN) in serielle Ausgangsdaten (DMM) nach einem vorbestimmten Kode und in Abhängigkeit von wenigstens einem Teil von früheren seriellen Eingangsdaten (DN) und nachfolgenden seriellen Eingangsdaten (DN), gekennzeichnet durch Serien/Parallel-Wandlermittel (2) zur Umwandlung der seriellen Eingangsdaten (DN) in erste parallele Daten (NRZ0-NRZ7) und Wandlermittel (4, 8) zur Umwandlung der ersten parallelen Daten (NRZ0-NRZ7) zur Bildung von zweiten parallelen Daten (Qn-1, Qn+2) für entsprechende aufeinanderfolgende Taktperioden (CK2), wobei diese zweiten parallelen Daten aufeinanderfolgende Datenbits (NRZ0-NRZ3) der umgewandelten seriellen Eingangsdaten umfassen, die eine vorbestimmte Anzahl von Bits (NRZ0, NRZ1) von diesen enthalten, wobei diese vorbestimmte Anzahl von Bits auch in den zweiten parallelen Daten (NRZ6x-NRZ1) der vorangehenden Taktperiode enthalten sind, so daß alle parallelen Daten eine Überlappung der genannten Anzahl von Bits (NRZ0, NRZ1; NRZ2, NRZ3; . . .) mit den vorangehenden und den nachfolgenden zweiten parallelen Daten aufweisen,

Kodewandlermittel (16, 17) zur Umwandlung der zweiten parallelen Daten in parallele Ausgangsdaten nach dem genannten Kode und

eine Paralle/Serien-Wandlerschaltung (3) zur Umwandlung der parallelen Ausgangsdaten in serielle Ausgangsdaten (DMM).

2. Gerät zur digitalen Kodeumwandlung nach Anspruch 1, bei dem die Kodewandlermittel (16, 17) auf den zweiten parallelen Daten basierende erste Datenwandlermittel zur Gewinnung und Formatierung dritter paralleler Daten (Cn, Cn+1) und zur Ausgabe der formatierten parallelen Daten (TFn bis TCn+1), die aus vorbestimmten Bit in den genannten dritten parallelen Daten gebildet sind, sowie zweite Datenwandlermittel (50) zum Verschieben der formatierten parallelen Daten um eine vorbestimmte Anzahl von Bits zur Gewinnung von fünften parallelen Daten (Mn1 bis Mn+12) aufweisen.

3. Gerät zur digitalen Kodeumwandlung nach Anspruch 1 oder 2, bei dem die Serien/Parallel-Wandlermittel (2) als Eingangsdaten NRZ-Daten aufnimmt.

4. Gerät zur digitalen Kodeumwandlung nach Anspruch 3, bei dem die Eingangsdaten (DN) mit dem zeitlichen Verlauf des Anstieg eines einer externen Quelle kommenden Taktsignals synchronisiert sind.

5. Gerät zur digitalen Kodeumwandlung nach einem der vorhergehenden Ansprüche, bei dem die Parallel/Serien-Wandlerschaltung (3) M²-Kodedaten ausgibt.

6. Gerät zur digitalen Kodeumwandlung nach einem der vorhergehenden Ansprüche, bei dem die Serien(Parallel-Wandlermittel (2) aus den Eingangsdaten parallele 8-Bit-Daten (NRZ0-NRZ7) bilden.

7. Gerät zur digitalen Kodeumwandlung nach Anspruch 6, bei dem die parallelen 8-Bit-Daten (NRZ0-NRZ7) von den Kodewandlermitteln nach dem M²-Kode parallel verarbeitet werden.

8. Verfahren digitalen Kodeumwandlung mit den Verfahrensschritten Aufnehmen von seriellen Eingangsdaten (DN) mit einer vorbestimmten Taktrate und Umwandlung der einzelnen seriellen Eingangsdaten (DN) in serielle Ausgangsdaten (DMM) nach einem vorbestimmten Kode und in Abhängigkeit von wenigstens einem Teil von früheren seriellen Eingangsdaten (DN) und nachfolgenden seriellen Eingangsdaten gekennzeichnet durch die Verfahrensschritte:

Umwandlung der seriellen Eingangsdaten (DN) in erste parallele Daten (NRZ0-NRZ7) und der ersten parallelen Daten (NRZ0-NRZ7) zur Bildung von zweiten parallelen Daten (Qn-1, Qn+2) für entsprechende aufeinanderfolgende Taktperioden (CK2), wobei diese zweiten parallelen Daten aufeinanderfolgende Datenbits (NRZ0-NRZ3) der umgewandelten seriellen Eingangsdaten umfassen, die eine vorbestimmte Anzahl von Bits (NRZ0, NRZ1) von diesen enthalten, wobei diese vorbestimmte Anzahl von Bits auch in den zweiten parallelen Daten (NRZ6x-NRZ1) der vorangehenden Taktperiode enthalten sind, so daß alle parallelen Daten eine Überlappung der genannten Anzahl von Bits (NRZ0, NRZ1; NRZ2, NRZ3; . . .) mit den vorangehenden und den nachfolgenden zweiten parallelen Daten aufweisen,

Umwandlung der zweiten parallelen Daten in parallele Ausgangsdaten nach dem genannten Kode und

Umwandlung der parallelen Ausgangsdaten in serielle Ausgangsdaten (DMM).

9. Verfahren zur digitalen Kodeumwandlung nach Anspruch 8, bei dem die zweiten parallelen Daten in dritte parallele Daten (Cn, Cn+1) umgewandelt werden, die dritten parallelen Daten zum Formatieren der formatierten parallelen Daten (TFn bis TCn+1) verwendet werden, die vorbestimmte Bits in den dritten parallelen Daten enthalten,

die formatierten parallelen Daten um eine vorbestimmte Zahl von Bits verschoben werden, um fünfte parallele Daten (Mn1 bis Mn+12) zu gewinnen und die fünften parallelen Daten in serielle Daten (DMM) umgewandelt werden.