DE3039726C2 - Vorrichtung zum Verringern der Gleichkomponente aufeinanderfolgender binärer Worte - Google Patents

Vorrichtung zum Verringern der Gleichkomponente aufeinanderfolgender binärer Worte

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DE3039726C2
DE3039726C2 DE3039726A DE3039726A DE3039726C2 DE 3039726 C2 DE3039726 C2 DE 3039726C2 DE 3039726 A DE3039726 A DE 3039726A DE 3039726 A DE3039726 A DE 3039726A DE 3039726 C2 DE3039726 C2 DE 3039726C2
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Description

Beschreibung
Die Erfindung betrifft eine Vorrichtung zum Verringern der Gleichkomponente aufeinanderfolgender binärer Worte gemäß dem Oberbegriff des Anspruchs 1.
Eine Vorrichtung der vorstehend bezeichneten Art ist prinzipiell bereits bekannt (Electronics Letters, Mai 1965, Vol. 1, Nr. 3, Seiten 67, 68). Es hat sich jedoch gezeigt, daß die bei der bekannten Vorrichtung getroffenen Maßnahmen zu einer zuweilen nicht als ausreichend betrachteten Verringerung der Gleichkomponente aufeinanderfolgender binärer Worte führen.
Der Erfindung liegt demgemäß dL Aufgabe zugrunde, die im Oberbegriff des Anspruchs , angegebene Vorrichtung so weiterzubilden, daß die Gleichkomponente aufeinanderfolgender binärer Worte noch s'ärker verringert ist als bei der bekannten Vorrichtung.
Gelöst wird die vorstehend aufgezeigte Aufgabe durch die im Patentanspruch 1 gekennzeichneten Maßnahmen.
Die Erfindung bringt den Vorteil mit sich, daß mit insgesamt relativ geringem Aufwand eine stärkere Verringerung der Gleichkomponente aufeinanderfolgender binärer Worte erreicht ist als bei der eingangs betrachteten bekannten Vorrichtung.
Zweckmäßige V/eiterbildungen der Erfindung ergebcn sich aus den Unteransprüchen.
Die Erfindung wird anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigt
Fig. 1 einen Signalverlauf eines 5-Bit-Digitalsignals, auf den zur Erläuterung der Erfindung Bezug genomme "·. wird,
Fig. 2 eine Tafel, die mögliche 5-Bit-Codeworte und deren jeweilige Disparitäten wiedergibt, die zur Darstellung von 4-Bit-Informationsworten verwendbar sind,
Fig. 3A—3F Zeitsteuerdiagramme und Signalverläufe zur Erläuterung der Erfindung,
Fig. 4 ein Logikschaltbild eines Ausführungsbeispiels eines Codierers gemäß der Erfindung,
so Fig. 5A—5H Signalverläufe zur Erläuterung der Betriebsweise des Ausführungsbeispiels gemäß Fig. 4,
Fig. G ein Logikschaltbild eines Ausführungsbeispicls eines Decodierers, der bei der Erfindung verwendbar ist,
M Fig. 7 ein Logiksrhaltbild eines anderen Ausführungsbcispiels eines Codierers.
Fig. 8 ein Logikschaltbild eines Ausführungsbeispiels einer Disparitätsberechnungsschaltung. die bei der Erfindung verwendbar ist,
b» Fig. 9 ein Logikschaltbild eines anderen Ausführungsbeispiels einer Disparitälsberechniingssehaltung,
Fig. 10 eine weitere Tafel, die mögliche 5-Esit-Codeworte und deren Disparitäten wiedergibt, die zur Wiedergabe von 4-Bit-Informationsworten verwendbar b5 sind,
Fig. 11 ein Logikschaltbild eines weiteren Ausführungsbeispiels der Erfindung,
Fig. 12 ein Logikschaltbild eines weiteren Ausfüh-
rungsbeispiels der Erfindung,
Fig. 13 ein Logikschaltbild eines anderen Ausführungsbeispiels der Erfindung,
Fig. 14 ein Logikschaltbild eines zusätzlichen Ausführungsbeispiels der Erfindung,
Fig. 15 eine Tafel, die die Codeworte wiedergibt, die bei dem Ausführungsbeispiel gemäß Fig. 14 zur Darstellung von 8-Bii-lnformationsworten erzeugbar sind,
Fig. 16 ein Logikschaltbild eines Ausführungsbeispiels eines Decodierers, das mit dem Codierer gemäß Fig. 14 verwendbar ist,
Fig. 17 ein Logikschaltbild eines weiteren Ausführungsbeispiels der Erfindung,
Fig. 18 eine Tafel, die die Codeworte wiedergibt, die bei dem Ausführungsbeispiel gemäß Fig. 17 zur Darstellung von 8-Bit-lnformationsworten erzeugbar sind.
Fig. 19 ein Logikschaltbild eines Decodierers, der mit dem Codierer gemäß Fig. 17 verwendbar ist,
Fig.. 20. 2t. 22 Blockschaltbilder, die verschiedene Ausführungsbeispiele der Erfindung wiedergeben.
Vor einer Erläuterung verschiedener Ausführungsbeispiele der Erfindung wird eine Definition der in der Beschreibung und in den Ansprüchen verwendenden Begriffe gegeben. Die folgenden Begriffe werden hier mit folgender Bedeutung verwendet:
Informationswort bezeichnet ein n-Bit-Digitalsignal mit &pgr; > 2. Bei den beschriebenen Ausführungsbeispielen gilt &eegr; = 4 bzw. n = 8. Üblicherweise wird ein Farbvideosignal abgetastet und in eine 8-Bit-Digitaldarstellung umgesetzt. Diese 8-Bit-Digitaldarstellung des abgetasteten Videosignals ist ein 8-Bit-Informationswort.
Codewort bezeichnet ein m-Bit-Digitalwort. das das ursprüngliche n-Bit-Informationswort wiedergibt, mit m > n. Bei den weiter unten erläuterten Ausführungsbeispielen gilt /77 = 5. /&pgr; = 9 oder m = 10. Bei einem Digital-VTR wird dieses /n-Bit-Codewort aufgezeichnet
Der Begriff Disparität, kurz DSP, wurde bereits erläutert Die Disparität eines Digitalworts, wie eines /7-Bit-informationsworts oder eines m-Bit-Codeworts gibt die Gleichkomponente dies Worts wieder. Wenn ein binäres T-Bit durch einen positiven Gleichpegel wie + IV, und wenn ein binäres "O"-Bit durch einen negativen Gleichpegel wie — 1V wiedergegeben sind, ist die Disparität des Digitalworts eine positive Größe, wenn die Anzahl der Ten die Anzahl der "0"en in diesem Wort überschreitet, ist eine negative Größe, wenn die Anzahl der "0"en die Anzahl der 'Ten überschreitet, und ist Null, wenn die Anzahl der Ten gleich der Anzahl der "0"en ist. Die absolute Größe der Disparität ist gleich der Differenz zwischen den Ten und den "0"en. Die Disparität eines Digitalworts, das eine gerade Bitzahl aufweist kann gleich Null sein. Die Disparität eines Digitalworts aus einer ungeraden Bitzahl ist entweder positiv oder negativ. Eine positive Disparität gibt an, daß die Gleichkomponente des Digitalworts positiv ist und eine negative Disparität gibt an, daß die Gleichkomponente des Digitalworts negativ ist Für die Zwekke der vorliegenden Erfindung ist die Disparität DSP definiert zu:
DSP = H1 - no.
mit
/?i = Anzahl der Ten in dem Digitalwort und /7o = Anzahl der"0"en in dem gleichen Wort
Für ein m-Bit-Codewort gilt n\ + no — m. Folglich giltDSP= 2&pgr;&igr; -/&eegr;.
Digitalsummenvariation, kurz DSV. bezeichnet den Gleichwert, der durch !ntegrieren aufeinanderfolgender binärer Ten und "0"en aufeinanderfolgender Digitalsignale erhalten wird, wie aufeinanderfolgenden m-Bit-Codeworten, unter der Annahme, daß positive und negative Gleichpegel, wie + 1V und —IV, die "1" bzw. "0" ■> widergeben. Die Digitiilsummenvariation oder DSV für aufeinanderfolgende Digitalworte kann durch Summieren der Disparitäten solcher Worte bestimmt werden. Wenn aufeinanderfolgende Digitalworte bitseriell übertragen werden, ändert sich die DSV bei jedem folgcn-K) den Bit. Beispielsweise ändert sich die DSV für das seriell übertragene Wort [10010] aufeinanderfolgend von einem Anfangswert, der zu Null angenommen ist, auf + !,dann auf Null,dann auf —!.dann auf Null und dann auf -1 am Ende dieses Worts. Es zeigt sich, daß die Disparität des gleichen Worts [10010] gleich-1 ist Daher gibt die DSV, die von mehreren m-Bit-Codeworten erhalten wird, die Gleichkomponente dieser Worte wieder. Es ergibt sich, daß gemäß der Erfindung aufeinanderfolgende m- Bit-Codeworte so gewählt werden, daß die Gesamt-DS Vaufs Äußerste verringert wird.
Wenn die Erfindung nicht angewendet wird, ist es, wenn aufeinanderfolgende Informations- oder Codeworte ohne bestimmte Einschränkungen bezüglich deren Auswahl möglich, daß die DSV für aufeinanderfolgende derartiger Digitalworte in positiver oder negativer Richtung ohne Grenzen ansteigen kann. Durch die Erfindung wird jedoch, wie gezeigt werden wird, ein maximp'er DSV-Wert erreicht, wobei insbesondere bestimmte /n-Bit-Codeworte in einer Weise gewählt werden, derart, daß die Gesamt-DSV in Richtung auf Null verringert wird. Daher besitzen durch Beschränkungen bezüglich der bestimmten Codewortc, die erzeugt werden können, aufeinanderfolgende Codeworte eine geringste Gleichkomponente.
Fig. 1 zeigt ein typisches 5-Bit-Codewort mit m = 5. Es ist hier und im Folgenden angenommen, daß eine binäre "1" durch einen positiven Gleichpegel (+1) und eine binare "ö~ durch einen gleichen, jedoch entgegengesetzten oder negativen Gleichpegel (—1) wiedergegeben sind. Das dargestellte 5-Bit-Wort [10010] besitzt eine Disparität von —1, da die Anzahl der "0"en die Anzahl der Ten um Eins überschreitet. Wenn das 5-Bit-Wort gemäß Fig. 1 das einzige zu übertragende Digitalwort ist, dann gilt auch DSV = — 1.
Fig. 2 zeigt eine Tafel, in der die 5-Bit-Codeworte für jedes 4-Bit-Informationswort mit positiver Disparität und mit negativer Disparität dargestellt sind. Weiter gibt die Tafel auch die Digitaldarstellung jeder positiven und negativen Disparität wieder, wobei die negativen Disparitäten durch die Zweierkomplemente dargestellt sind. Daher und wie dargestellt kann das lnforrr^tionswort [0000] durch entweder das Codewort [00000], das in der Tafel gemäß Fig. 2 als CODE+-Wort bezeichnet ist, oder durch das Codewort [Hill], das in der Tafel als CODE—Wort bezeichnet ist, dargestellt werden. Die Disparität des CODE+-Worts ist —5 und die Digitaldarstellung dieser —5-Disparität in Form eines Zweierkomplements ist [1011]. Die Disparität des CODE— -Worts ist +5, das in digitaler Form durch [0101] wieeo dergegeben ist. Jedes CODE+-Wort besitzt ein Voroder Vorbereitungsbit, nämlich ein höchstwertiges Bit mit "0", während jedes CODE—Wort ein Vorbil, nämlich ein höchstwertiges Bit von T besitzt Weiter weist bei der Digitaldarstellung gemäß Fig. 2 die Disparität jedes CODE+- und jedes CODE—Worts ein niedrigstwertiges Bit mit T auf, was eine ungeradzahüge Disparität wiedergibt
Eine allgemeine Erläuterung der theoretischen Ar-
beitsweise der Erfindung wird nun mit Bezug auf die Fig. 3A—3F erläutert. Es sei angenommen, daß, wie in Fig. 3A, die folgenden aufeinanderfolgenden Informationswortc zur Codierung vorliegen: [0000], [0001], [0010], [0011], und [0100]. Diese aufeinanderfolgenden Informationsworte werden in aufeinanderfolgenden Perioden r- &igr;, &Aacgr; T,+i, 7}+2 bzw. Tn &igr; vorgelegt bzw. zugeführt. Fig* 3B und Fig. 3C zeigen die CODE + - bzw. CODE—Worte, die jedes der erwähnten jeweiligen Informationsworte wiedergeben. Weiter ist auch die Disparität jedes dieser dargestellten Codeworte angegeben. Fig. 3D gibt das bestimmte Codewort an, das gewählt ist, d. h., das bestimmte Codewort, das zur Darstellung des jeweiligen Informationsworis verwendet ist. Fig. 3E zeigt einen Signalverlauf des gewählten Codeworts, und Fig. 3F zeigt einen Signalverlauf der Digitalsummenvariation, die für jedes aufeinanderfolgende Bit der gewählten Codeworte berechnet ist.
Anfangs, d. h, in der Periode &Ggr;,-&igr;, ist angenommen, daß das Informationswort [0000] durch das CODE+-Wort [00000] wiedergegeben ist, mit einer Disparität von -5. In Fig. 3F ist die DSV für jedes folgende Bit des CODE+ -Worts berechnet, wobei angenommen ist, daß am Anfang die DSVgleich Null ist. Daher ist. wie dargestellt, die Gesamt- DSV des Codeworts, das während der Periode &Ggr;,-i übertragen wird, gleich —5.
In der nächstfolgenden Periode T1 liegt das Informationswort [10001] zur Codierung vor. Da die DSV am Beginn der Periode Ti gleich—5 ist, ist das bestimmte Code"'ort, das zur Darstellung des Informationsworts [0001] gewählt wird, das eine Codesvort. das positive Disparität besitzt. Daher wird, da die DSV negative Polarität besitzt, das CODE—Wort gewählt. Am Ende der Periode T1 ergibt sich die Gesamt-DSVaus der DSVam Beginn der Periode T, zuzüglich der Disparität des gewählten Codeworts. Daher ergibt sich die Gesamt-DSV für die Perioden T)^i und T,zu DSV= —5 + 3 = —2.
Ein ähnlicher Vorgang trifft für die Zeitperioden T,,. &igr; bis T1+ 1 zu.
Aus den Fig. 3A—3F ergibt sich, daß die bestimmte Codierung eines Informationsworts auf der Digilalsummenvariation beruht, die für die vorhergehendenen Codeworte berechnet worden ist. Wenn die DSV positive Polarität besitzt, wird das zu codierende Informationswort durch das Codewort wiedergegeben, das negative Disparität besitzt. Andererseits wird, wenn die Berechnung der DSV eine negative Polarität ergeben hat, das Informationswort durch ein Codewort wiedergegeben, das positive Disparität besitzt. Aus Fig. 3F ergibt sich, daß die Gesamt-DSV in eine Richtung auf Null verringert wird. Das heißt, daß bei dem vorliegenden Beispiel der Maximalwert der DSV + oder —5 ist und das Codewort, das zur Wiedergabe des zu codierenden Informationsworts gewählt ist, eine solche Disparität besitzt, daß die DSV aus deren Maximalwert in Richtung auf Null verringert wird.
Ein Ausführungsbeispiel der Codierschajtung, die aufgrund der vorstehenden theoretischen Überlegungen für die Arbeitsweise arbeitet, ist in Fig. 4 dargestellt. Dieser Codierer besteht aus einer Codewandlerschaltung 10, einem Parallel/Serien-Umsetzer 20, einer Disparitälsberechnungsschaltung 30, einer Wählsignalgeneratorschaltung40 und einer DSK-Bestimmungsschaltung 50. Für die folgende Untersuchung sei angenommen, daß die dargestellte Codierschaltung zum Umsetzen eines 4-Bit-Informationswortes in ein 5-Bit-Codewort ausgebildet ist, d. h, &pgr; — 4 und m = 5. Folglich besteht die Codewandlerschaltung 10 aus Exklusiv-ODER-SchaltungenlOl, 102,103 und 104,ideren jeweiliger erster Eingang so ausgebildet ist, daß er ein entsprechendes Bit des 4-Bit-Informationsworts empfängt, sowie einen zweiten Eingang aufweist, der ein noch zu erläuterndes Wählsignal 5, empfängt. Die Codewandlerschaltung 10 enthält weiter als das fünfte und höchstwertige Bit des 5-Bit-Codeworts einen Ausgang mit dem Logikzustand des Wählsignals S5.
Es zeigt sich, daß die Codewandlerschaltung ein parallcles 5-Bit-Wort abhängig von jedem» zugeführten 4-Bit-lnformationswort erzeugt, wobei das höchstwertige Bit dieses 5-Bit-Codcworts entweder eine binäre "0" oder eine binäre "1" ist. abhängig von dem Logikzustand des Wählsignals S,. Wenn dieses Wählsignal eine binäre "0" ist, dann sind die übrigen vier Bit des Codeworts gleich den entsprechenden vier Bit des Informationsworts. Wenn jedoch das Wählsignal eine binäre "1" ist, sind die übrigen vier Bit des Codewort:» die Komplemente oder invertierte Formender enupteuhendeii vier Bit des Informationsworts. Die Codewandlerschaltung 10 bewirkt also die Erzeugung der CODE + · oder der CODE--Worte der Tafel gemäß Fig. 2, wobei die bestimmte Auswahl eines der CODE + - oder CODE- -Worte durch den Logikzustand des Wählsignals S1 bestimmt ist.
Der Parallel/Serien-Umsetzer 20 besteht aus einem Paralleleingabe/Serienausgabe-Schieberi:gister 201 und einer Last- bzw. Lade-Schiebesteuerschiiltung, die mit diesem Schieberegister 201 gekoppelt ist und D-FIipflops 202 und 203 und ein NAND-Glied 204 enthält. Das Schieberegister 201 weist Eingangsanschlüsse E, D, C, B und A auf, die mit der Codewandlerschaltung 10 zum Empfang der entsprechenden Bit des parallelen 5-Bit-Codeworts von dessen höchstwertigem Bit bis zu dessen niedrigstwertigem Bit angeschlossen sind. Der (^-Ausgang des Schieberegisters 201 gibt eine Serieniorrn des 5 Bit-Ccdeworts ab, wobei das höchstwertige Bit von dem Schieberegister zuerst verschoben wird, wobei sich dann die übrigen Bit in der Folge der niedriger werdenden Wertigkeit anschließen. Die D-Flipflops 202 und 203 und das NAND-Glied 2C4 arbeiten als Schieberegistersteuerschaltung und erzeugen abhängig von Schiebetaktimpulsen CK2 und von Steuertaktimpulsen CKi ein dem L- Eingangsanschluß des Schieberegisters 201 zugeführtes Lade/Schiebesteuersignal.
Vor einer ausführlichen Erläuterung der Disparitätsberechriungsschaltung 30, der Wählsignalgeneratorschaltung 40 und der DSV-Bestimmungsschaltung 50 wird noch auf die Arbeitsweise des Parallel/Serien-Umselzers 20 eingegangen. Mit Bezug auf die Zeitsteuerdirgramme gemäß den Fig. 5A—5H sei angenommen, daß aufeinanderfolgende parallele 4-Bit-Informationsworte der Codewandlerschaltung 10 in aufeinanderfolgenden Perioden T,-1, T1, T1+ 1t...zugeführt werden. Die Codewandlerschaltung 10 bewirkt die Erzeugung eines entsprechenden 5-Bii-Codeworts abhängig von jedem zugeführten 4-Bil-Informationswort, wobei die jeweilige Darstellung jedes Informationsworts auf der DSV beruht, die für die vorhergehenden Codeworte bestimmt worden war, wie das noch erläutert wird. Wie in Fig. 5B dargestellt, werden aufeinanderfolgende parallele 5-Bit-Codeworte am Beginn jeder Periode T,-u Th T, n,... erzeugt und wird jedes 5-Bit-Codewort den jeweiligen Eingangsanschlüssen A-E des Schieberegi-
fe5 sters 201 zugeführt Es sei erwähnt, daß jedes Codewort während der Dauer der jeweiligen Periode besteht.
Die Steuertaktimpulse CKi zeigen den Rechtecksignalverlauf gemäß Fig. 5C, und die Schiebetaktimpulse
CKl besitzen eine Frequenz, die das Fünffache der Frequenz der Steuertaktimpulse CAiI ist, wie das in Fig. 5D dargestellt ist. Die Schiebe- und Steuertaktimpulse können von einem gemeinsamen Taktimpulsgenerator abgeleitet werden, wie das üblich ist. Der Zustand des Flipflops 202 folgt dem Zustand der Stcucrtaktimpulse CAiI, wie das in Fig. 5E dargestellt ist. Das Flipflop 203 folgt dem Zustand des Flipflops 202 und ist demgegenüber um eine Periode der Schiebetaktimpulse CK2 verzögert. Der Zustand des Flipflops 203, wie er durch den Zustand des Ausgangssignals Q201 an dessen Q-Ausgang wiedergegeben ist, ist in Fig. 5F dargestellt.
Das NAND-Glied 204, das eine binäre "0" nur abhängig von einer binären "1". die jedem seiner Eingänge zugeführt ist, erzeugt, empfängt eine invertierte Form des Ausgangssignals Q202, wobei diese invertierte Form an dem (J-Ausgang des Flipflops 202 erzeugt wird, und empfängt auch das Ausgangssignal Q2Oi, das am Q-Ausgang des Flipflops 203 abgegeben wird. Daher und wie das in den Fig. 5E—5G dargestellt ist, erzeugt dss NAND-Glied 204 das Lade-ZSchiebesteuersignal Q2M mit binärem "&Ggr;-Pegel jedesmal, wenn das Ausgangssignal Q202 eine binäre "1" ist, oder jedesmal, wenn das Ausgangssignal Q201 eine binäre "0" ist. Wenn der binäre "0"-Pegel des Ausgangssignals Q202 mit dem binären T'-Pegel des Ausgangssignals Q2oz übereinstimmt, erzeugt das NAND-Glied 204 das Ladesignal Q204 mit binärer "0". Zu allen anderen Zeitpunkten erzeugt das NAND-Glied 204 das Schiebesignal Q204 auf der binären "1". Wie in Fig. 5H dargestellt, wird das parallele 5-Bit-Codewort, das den Eingangsanschlüssen A — Edes Schieberegisters 201 zu einem Zeitpunkt zugeführt wird, zu dem das binäre "0"-Ladesignal erzeugt wird, in das Schieberegister 201 geladen, wobei die Inhalte dieses Scheiberegisters seriell an dessen Ausgangsanschluß Q herausgeschoben werden, synchron mit jedem Schiebetaktimpuls CA£2, jedesmal, wenn das NAND-Glied 204 ein binäres "1 "-Schiebesignal erzeugt. Daher dient der Parallel-/Serien-Umsetzer 20 zum Umsetzen des parallelen 5-Bit-Codeworts, das durch die Codewandlerschaltung 10 erzuegt ist, in ein bitserielles Codewort. Dieses Codewort kann dann moduliert werden, wie mittels eines NRZ-ModulaOrs, übertragen werden, aufgezeichnet werden oder in anderer Weise verarbeitet werden.
Die Disparitätsberechnungsschaltung 30 bewirkt die Berechnung der Disparität des 5-Bit-Codeworts, das durch den Codewandler 10 erzeugt ist. Es sei erinnert, daß die Disparität (DSP) wiedergegeben ist durch DSP = /Ji — &Lgr;&ogr;". und n\ + no = /&eegr; (wobei hier m = 5). Daher ergibt sich DSP = 2/7i - 5. Die Disparitätsberechnungsschaltung 30 bewirkt die Berechnung der Disparität abhängig von der letzteren Gleichung und gibt zusätzlich eine Digitaldarstellung der berechneten Disparität ab. Aus der Tafel gemäß Fig. 2 ergibt sich weiter, daß dann, wenn das Wählsignal S5 eine binäre "0" ist, derart, daß das CODE+-Wort gewählt wird, die Disparität des CODE+-Worts von dem ursprünglichen lnformationswort bestimmt werden kann. In ähnlicher Weise kann, wenn das Wählsignal 5, eine binäre "&Ggr; ist, derart, daß das CODE—Wort gewählt ist, die Disparität dieses CODE—Worts von dem ursprünglichen Informationswort bestimmt werden. Die Disparitätsberechnungsschaltung 30 enthält eine Zählschaltung, die das Zählen der Anzahl der binären "l"en erreicht, die in dem ursprünglichen Informationswort enthalten sind, wobei diese Zählschaltung aus einer Schaltung 301 zum Zählen der Anzahl der "1 "en in den beiden niedrigstwertigen Bit des Informationsworts und einer Schaltung 302 zum Zählen der Anzahl der binären "Pen in den beiden höchstwertigen liit des Informationsworts besteht. Die Schaltungen 301 und 302 sind mit einem Volladdierer 303 gekoppelt, der zum Verdoppeln der gezählten Anzahl der binären"! "en und zum Subtrahieren der Zahl "5" davon dient. Insbesondere besteht die Schaltung 301 aus einem UND-Glied 301,4 und einem Exklusiv-ODER-Glied 301E, wobei die Eingänge des UND-Glieds 3OM und des Exklusiv-ODER-Glieds 301E gemeinsam für den Empfang der niedrigstwertigen Bit Do und D\ des Informationsworts angeschlossen sind. In ähnlicher Weise besteht die Schaltung 302 aus einem UND-Glied 302&Lgr; und einem Exklusiv-ODER-Glied 302E, deren Eingänge gemeinsam zum Empfang der höchstwertigen Bit D2 und Di des Informationsworts angeschlossen sind. Es ergibt sich, daß, wenn eine binäre "1" in keinem Bit des Bitpaars enthalten ist, das den jeweiligen Schaltungen 301 oder 302 zugeführt wira,
on sowohl das UND-Glied, als auch das Exklusiv-ODER-Glied binäre "0"en erzeugen. Wenn lediglich eine binäre "1" in dem Bitpaar enthalten ist, erzeugt das Exklusiv-ODER-Glied eine binäre "1", während das UND-Glied eine binäre "0" erzeugt. Wenn eine binäre "1" in beiden den jeweiligen Schaltungen 301 oder 302 zugeführten Bit enthalten ist, erzeugt das UND-Glied eine binäre "1" und erzeugt das Exklusiv-ODER-Glied eine binäre "0". Daher ist die Anzahl der binären 1M"en, die in dem 4-Bitlnformationswert enthalten sind, durch die jeweiligen Signale wiedergegeben, die durch die UND-Glieder und Exklusiv-ODER-Gliedcr erzeugt sind, die die Schaltungen 301 und 302 enthalten.
Der Ausgang des UND-Glieds 301/4 ist mit dem Eingang B2 des Volladdierers 303 verbunden, während der
3S Ausgang des Exklusiv-ODER-Glieds 301EmU dem Eingang Si, der Ausgang des UND-Glieds 302&Lgr; mit dem Eingang A2 und der Ausgang des Exklusiv-ODER Glieds 302£mit dem Eingang A\ des Volladdierers 303 verbunden sind. Der Volladdierer addiert die Summe zweier zugeführter 4-Bit-Worte, nämlich die den Eingangsanschlüsser Ao. Au A2 und Az zugeführten Binärsignale iuit den den Eingangsanschlüssen Bn B\, B2 und Bz zugeführten Binärsignalen. Dabei wird den Eingangsanschlüsse:! Ao (niedrigstwertiges Bit) und A; (höchstwertiges Bit) und auch dem Eingangsanschluß Bo (niedrigstwertiges Bit) eine binäre "1" zugeführt. Weiter wird dem Anschluß B^ (höchstwertiges Bit) eine binäre "0" zugeführt. Schließlich wird einem Übertragungseingangsanschluß Co eine binäre "!"zugeführt. Das Ergebnis der Volladdilion, d. h., eine 4-Bit-Digitaldarstellung der berechneten Disparität, wird an Ausgangsanschlüssen &Sgr;&ogr;, &Sgr;\,&Sgr;2 und &Sgr;3 des Volladdierers 303 abgegeben.
Das selektive Voreinstellen der binären "l"en und "0"en an den bestimmten Eingangsanschlüssen des VoIladdierers 303 dient zum Verdoppeln der Anzahl der binären "l"en, die in dem ursprünglichen Informationswert gezählt worden sind, wobei die Zahl "5" davon subtrahiert wird. Das Ergebnis dieser Digitalverarbeitung ist die berechnete Disparität des ursprünglichen Informationswerts. Dabei tritt das höchstwertige Bit der Digitaldarstellung am Ausgangsanschluß £3 und das niedrigstwertige Bit am Ausgangsanschluß &Sgr;&ogr; auf. Das am Ausgangsanschluß Ib auftretende Bit entspricht der Bitsumme an den Eingangsanschlüssen Ao + Bo + Q.
Insbesondere ist das am Ausgangsanschluß &Sgr;&ogr; erzeugte niedrigstwertige Bit stets eine binäre "1". Dies ist in Obereinstimmung mit der Disparität, die für jedes CODE+- und jedes CODE—Wort erzeugt wird, das in der
Tafel gsmäß Fig. 2 dargestellt ist.
Die Disparität, die durch die üigitalwiedergabe, die durch den VoHaddierer 303 erzeugt ist, wiedergegeben ist, ist die Disparität des CODE+-Worts, das dem ursprünglichen Informationswort entspricht. Es wird daran erinnert, daß das höchstwertige Bit dieses CODE+-Wort eine binäre "0" ist, wobei dieses höchstwertige Bit dem Wählsignal Ss gleich ist. Daher ist diese Digitaldarstellung der Disparität richtig, wenn das ursprüngliche Informationswort in ein CODE + -Wort codiert wird. Jedoch muß, wie sich das aus der Tafel gemäß Fig. 2 ergibt, wenn das ursprüngliche Informationswort in das CODE—-Wort codiert wird, die Polarität oder das Vorzeichen der bekannten Disparität invertiert werden. Dio Digitaldarsiellung, die von dem Volladdierer 303 erzeugt wird, entspricht der Disparität des CODE + -Worts, und wird direkt von den jeweiligen Bit des ursprünglichen Informationswort bestimmt. Wenn jedoch das Informalionswort durch dessen CODE— -wort wiederzugeben ist, wobei das höchstwertige Bit des CODE—-Worts eine binäre "1" ist, wobei dieses höchstwertige Bit gleich dem Wählsignal S, ist, muß die Digitaldarstellung, die an den Ausgängen des Volladdierers 303 erzeugt wird, geändert werden. Insbesondere ergibt sich aus der Tafel gemäß Fig. 2, daß die absolute Größe der Disparität des CODE + - und des CODE- -Worts, die das gleiche Informationswort wiedergeben, identisch ist, wobei jedoch die Polarität oder das Vorzeichen der Disparität umgekehrt ist. Das heißt, die Disparität jedes CODE + -Worts ist >.l.as Zweierkomplement Öer Disparität jedes CODE— -Wons. Daher wird, wenn einmal die Disparität des CODE+Worts bestimmt ist, wie an den Ausgängen des Volladdierers 303, wenn das CODE—-Wort zu wählen ist, dann das Zweierkomplement der berechneten Disparität erzeugt.
Die Wahl oder Bestimmung des Zweierkomplements der berechneten Disparität wird durch Exklusiv-ODER-GHcdcr 304, 305 und 306 abhängig vom Zustand oder von der Bedingung des Wählsignals S1 erhalten, d. h„ die Exklusiv-ODER-Glieder 304,305,306 empfangen an einem Eingang das Ausgangssignal &Ggr;&igr;, &Sgr;2 bzw. Xj des Volladdierers 303, und am anderen Eingang das Wählsignal 5». Es gibt sich, daß dann, wenn das Wählsignal 5, eine binäre "0" ist, wodurch das CODE +-Wort, das das Informationswort wiedergibt, zu wählen ist, die Exklusiv-ODER-Glieder 304-306 die Bit Xi -T3 so wie sie sind hindurchführen. Wenn jedoch das Wählsignal S, eine binäre "1" ist, als Ergebnis der Wahl des CODE— -Worts zur Darstellung des ursprünglichen Informationsworts, werden die Komplemente der jeweiligen Bit I1-Ij durch die Exklusiv-ODER-Glieder 304—306 erzeugt Die binäre "1", die am Ausgang I0 für alle Digitaldarstellungen der Disparität der CODE+ -Worte erzeugt wird, bleibt so wie sie ist, unabhängig, ob das Wählsignal 5, eine binäre "0" oder eine binäre "1" ist. Die berechnete Disparität ist nämlich eine ungerade Zahl, was erfordert, daß das niedrigstwertige Bit deren Digitaldarstellung eine binäre "!"ist.
Die Ausgangssignale der Exklusiv-ODER-Glieder 306,305,304 zusammen mit dem niedrigstwertigen Bit, das am Ausgangsanschluß Io des Volladdierers 303 abgegeben wird, ergeben die tatsächliche Digitaldarsicl-Iung der Disparität, die für das L^iiiTuntc Codewort berechnet ist, das zur Wiedergabe des ursprünglichen Informalionsworts verwendet ist. Das höchstwertige Bit,d. h., das am Ausgang des Exklusiv-ODER-Glied306 abgegebene Bit, gibt die Polarität der Disparität an, wobei eine binäre "&Ggr; negative Disparität und eine binäre "0" positive Disparität wiedergeben, wobei die übriger. Bit deren absolute Größe wiedergeben.
Die Wählsignalgeneratorschaltung 40 besteht aus einem Exklusiv-ODER-Glied 401, dessen Ausgang mit einem Inverter 402, gekoppelt ist. Es ist Zweck des Exklusiv-ODER-Glieds 4Oi, die Polarität der D5V, die von den vorhergehenden Codeworten abgeleitet ist, mit der Polarität des CODE +-Worts, das das zu codierende Informationswort wiedergibt, zu vergleichen. Dieser Vergleich wird durch Vergleichen des höchstwertigen Bit der Disparität des CODE + -Worts, d. h„ des Bit, das an dem X)-Ausgang des Volladdierers 303 erzeugt ist, mit dem höchstwertigen Bit der Digitaldarstellung der DSVdurchgeführt. Wenn die Polarität oder das Vorzeiihen der Disparität gleich der Polarität oder dem Vorzeichen der DSV ist, erzeugt das Exklusiv-ODER-Glied 401 eine binäre "0". Wenn andererseits die Polaritäten der Disparität und der DSV voneinander verschieden sind, erzeugt das Exklusiv-ODER-Glied 401 eine binäre "i". wobei das jeweilige Ausgangssignai durch den inverter 402 invertiert wird, an dessen Ausgang wiederum das Wählsignal S1 auftritt.
Es ergibt sich, daß die Wählsignalgeneratorschaltung 40 anfänglich den Codewandler 10 so steuert, daß in Allgemeinen vorläufig das CODE + -Wort gewählt wird. Für dtfn Fall, daß die Disparität dieses CODE+ -Worts eine Zunahme der DSVzur Folge hätte, wird die vorläufige Wahl derart umgeschaltet oder geändert, daß das CODE—Wort in das Schieberegister 201 geladen wird. Wenn einmal das richtige Codewort gewählt ist. wird die DSVfortgeschrieben. Das heißt, die DSV, die abhängig von den vorhergehenden Codeworten bestimmt ist, wird so fortgeschrieben, daß sie zusätzlich auf dem vorliegenden Codewort beruht, das nun vom Schieberegister 201 seriell übertragen bzw. abgegeben wird.
Insbesondere wird die fortgeschriebene DSV durch Summieren der laufenden DSV, d. h., der DSV, die auf den vorhergehenden Codewortsri beruht mit ^er ^•cparität des nächstfolgenden Codeworts, d. h.. der Dispa-41) ritäl des Codeworts, das in las Schieberegisier 201 geladen ist, bestimmt. Die DSV-Bestimmungsschaltung 50 ist so ausgebildet, daß sie diesen Summierbetrieb durchführt. Die DSV-Bestimmungsschaltung 50 besteht aus einem Volladdierer 501 und einer Verriegelutvsschaltung 502. Der Volladdierer 501 kann dem Volladdierer 303 ähnlich sein und enthält einen Satz &Agr;-Eingänge und einen Satz ß-Eingänge. Die &Lgr;-Eingänge sind mit der Digitaldarstellung der Disparität des 5-Bit-Codeworts versorgt, die in das Schieberegister 201 geladen werden bzw. geladen worden sind. Die ß-Eingänge sind mit der Digitaldarstellung der laufenden DSVversorgt, d. h„ die für die vorhergehenden Codeworte bestimm», ist. Die Ausgänge Iq, Xi, Xj, Xj des Volladdierers 501 geben eine 4-Bit-DigitaldarsteIlung der fortgeschriebenen DSVab, « wobei diese Darstellung der Summe der laufenden DSV und der Disparität des nächstfolgenden Codeworts entspricht. Diese Digitaldarstellung der fortgeschriebenen DSV wird Eingängen /0. /j. /2 und /3 der Verriegelungsschaltung 502 zugeführt. Diese Verriegelungsschaltung bo besitzt üblichen Aufbau und enthält einen Ladeeingang, der zum Empfang von Steuertaktimpulsen CK 1 angeschlossen ist. Die Verriegelungsschaltung enthält auch Ausgangsanschlüsse (?o. Qi, Q2 und Q3 zur Abgabe der fortgeschriebenen gespeicherten DSV, die den ß-Eingangen des Volladdierers 501 zugeführt wird. Der Ausgangsanschluß Qz dabei das höchstwertige Bit der fortgeschriebenen DSV und der Ausgangsanschluß Qo gibt dabei dessen niedrigstwertiges Bit ab. Das höchstwerti-
ge Bit der DSV glbl dabei dessen Polarität oder Vorzeichen wieder und wird deshalb auch dem Exiüusiv-ODER-Glied 401 zugeführt, in dem es mit dem höchstwertigen oder Vorzeichenbit der Disparität des. CODE+-Worts verglichen wird, das zur Wiedergabe des eingangsseitigen Informationsworts wählbar ist
Die Schaltungsanordnung gemäß Flg. 4 erreicht so eine Verarbeitung eingangssei tiger Informationsworte in der in Fig. 3 schematisch dargestellten Weise, worauf ausdrücklich verwiesen wird.
Die in der Codierschaltung gemäß Fig. 4 erzeugten Codeworte werden durch eine kompatible Decodierschaltung erfaßt und decodiert, von der ein Aasführungsbeispiel in Fig. 6 dargestellt ist. Die in Flg. 6 dargestellte Decodierschaltung besteht aus einem Serieii/Parallel-Schieberegister 701, einer Verriegelungsschaltung 704 und Exklusiv-ODER-GIiedern 710.711,712 und 713. Das Serien/?arallel-Schieberegister701 ist komplementär dem erläuterten Parallel/Serien-Schieberegisßer 201 und ist so ausgebildet, daß es das 5-Bit-Codewori: empfängt, das seriell seinem Eingangsanschluß / von beispielsweise einer magnetischen Abspie!einrichtiis;g, wie einem Digital-VRT zugeführt wird. In Obereinstimmung mit einem weiteren zugeführten Schiebetaktsignal CK 2 wird das seriell empfangene Codewort an Ausgangsanschlüssen Q0 bis Q des Schieberegisters 701 als paralleles 5-Bit-Wort abgegeben.
Die Verriegelungsschaltung 704 weist vorzugsweise eine übliche 5-Bit-Verriegelungsschaltung mit einem Trigger- oder Ladeeingangsanschluß zum Empfang von Steuertaktimpulsen CK 1 auf. Die Verriegelungsschaluing 704 weist Eingangsanschlüsse Iq- U auf. die mit den entsprechenden Ausgangsanschlüssen Q0-Qa des Schieberegisters 701 verbunden sind, zum Empfang des parallelen 5-Bit-Codeworts, das zur dargestellten Decodierschaltung übertragen worden ist. Nach Übertragung em?1; Codeworts aus dem ."schieberegister TOI zur Verriegelungsschaltung 704 kann das Schieberegister 701 das nächstankommende Codewort aufnehmen, und kann das in der Verriegelungsschaltung 704 gespeicherte Codewort verarbeitet werden.
Aus der Erläuterung der Codierschaltung ergitot sich, daß. wenn das höchstwertige Bit des empfangenen Codeworts eine binäre "0" ist, die übrigen Bit de« Codeworts so wie sie sind dem ursprünglichen Informationswort entsprechen. Andererseits sind, wenn das höchstwertige Bit des empfangenen Codeworts eine binäre "1" ist, die übrigen Bit des empfangenen Codeworts invertierte Formen oder Komplements des ursprünglichen Informationsworts. Die Exklusiv-ODER-Glieder 710&mdash;713 bewirken eine Decodierung oder Wiedergewinnung der ursprünglichen Informationsbit von dem in der Verriegelungsschaltung 704 gespeicherten Codewort. Insbesondere sind die einen Eingänge der Exklusiv-ODER-Glieder 710&mdash;713 mit entsprechenden Ausgangsanschlüssen Qo-Qi verbunden, wobei die anderen Eingänge gemeinsam mit dem Ausgang Qi, der Verriegelungsschaltung 704 verbunden sind. Wenn das höchstwertige Bit des empfangenen Codeworts, <ias am Ausgangsanschluß Q* der Vernegelungsschaltung abgegeben wird, eine binäre "&Oacgr;" ist, gehen die übrigen Bit an den Ausgangsanschlüssen Qi- Qo, so wie sie sind, durch die Exklusiv-ODER-Glicdcr 713-710 hindurch. Diese Bit entsprechen den ursprünglichen vier Bit Dj-Do des Informationsworts. Wenn jedoch das höchstwertige Bit des gespeicherten Codcworis. da.s am Ausgangsanschluß Q^ abgegeben wird, eine binäre "1" ist, werden invertierte Versionen oder Komplemente
jedes der übrigen Bit des Codsworts, wie sie an den Ausgangsanschlüssen Qi-Qo abgegeben werden, durch die Exklusiv-ODER-Glieder 713&mdash;710 erzeugt und als Bit Dz&mdash;Do des Informationsworts abgegeben. Es ergibt sich weiter, daß, wenn ein n-Bit-Informationswort als ein /n-Bit-Codewort codiert ist, die Verriegelungsschaltung 704 /77-Bit speichern können muß, und daß n-Exklusiv-ODER-Glieder zum Wiedergewinnen der ursprünglichen n-Informationsbit von dem gespeicherten m-Bit-Codewort verwendet werden.
Ein anderes Ausführungsbeispiei der Erfindung ist in Fig. 7 dargestellt. Dieses Ausführungsbeispiel ist dem mit Bezug auf Fig. 4 erläuterten Ausführungsbeispiel ähnlich, mit der Ausnahme, daß bei dem Ausführungs-IS beispiel gemäß Fig. 7 ein Detektor vorgesehen ist, um zu erfassen, wenn die laufende DSV gleich einem vorgegebenen Wert ist, und um gegebenenfalls die Wahl des nächstfolgenden Codeworts so zu steuern, daß unerwünschte Runlängen aufs Äußerste verringert werden, wodurch nachteilige Einwirkungen aufgrund der Selbsttaktung des codierten Worts vermieden werden. Wie in Fig. 7 dargestellt, ist ein NAND-Glied 602 mit der Verriegelungsschaltung 502 gekoppelt und so ausgebildet, daß es erfaßt, wenn die Digitaldarstellung der in der Verriegelungsschaltung 502 gespeicherten DSV gleich einem vorgegebenen Wert wie (z. B.) [0000] ist. Bei dem dargestellten Ausführungsbeispiel sind die Eingänge des NAN D-G lieds 602 mit den invertierenden oder komplementären Ausgangsanschlüssen &zgr;5&iacgr;, Qä, Q\ bzw. Qo der Verriegelungsschaltung 502 verbunden.
Weiter enthält das Ausführungsbeispiel gemäß Fig. 7 eine Zwischenspeicherschaltung, wie ein D-Flipflop 601. Der D-Eingang dieses Flipflops 601 ist mit dem Ausgang des Exklusiv-ODER-GIieds 306 verbunden und also so ausgebildet, daß es das höchstwertige Bit der Disparität empfängt, die für das unmittelbar vorhergehende Codewort berechnet worden ist. Das D-Flipflop 601 enthält weiter einen Zeitsteuerimpulseingangsanschluß zum Empfang des Stcuertaktimpulses CK 1 zur Triggerung für die Speicherung des höchstwertigen Bit der Disparität des vorhergehenden Codeworts, wenn das Codewort bei der Verarbeitung von dem Schieberegister 201 verschoben wird. Es zeigt sich, daß, wenn die fortgeschriebenc DSV, wie sie an den Ausgangsanschlüssen 2b&mdash;Ij des Volladdiereres 501 erzeugt wird, in der Verriegelungsschaltung 502 gespeichert ist. das höchstwertige Bit der Disparität, die zum Fortschreiben der DSV verwendet worden ist, in dem D-Flipflop 601 gespeichert ist.
so Bei dem Ausführungsbeispiel gemäß Fig. 7 wird eine Verknüpfungsschaltung 60 von dem NAND-Glied 602 betätigt zur Zufuhr des höchstwertigen Bit der Disparität des vorhergehenden Codeworts, wie es im Flipflop 601 gespeichert ist, zu dem Vergleicher, der das Exklusiv-ODER-Glicd 401 enthält und in dem es mit dem höchstwertigen Bit der berechneten Disparität für das vorläufig gewählte Codewort verglichen wird, wie es an dem Ausgangsanschluß &Sgr;&igr; des Volladdieres 303 abgegeben wird. Insbesondere besteht die Verknüpfungsschalb <> tung 60 aus einem Inverter 605. der mit dem Ausgang des NAND-Glieds 602 verbunden ist, zur Zufuhr einer invertierten Form des durch dieses NAND-Glied erzeugten Ausgang.ssignals zu einem entsprechenden Eingang eines NAND-Glieds 606. Ein anderer Eingang h5 des NAND-Glieds 606 ist mit dem (^-Ausgang, des Flipflop.s 601 zum !-Impfung des gespeicherten höchstwertigen Bit der Disparität des vorhergehenden Codeworls verbunden. Der Ausgang des NAND-Glieds 60b i.si
über ein invertierendes ODER-Glied 604 mit einem Eingang des Exklusiv-ODER-GIicds 401 verbunden. Das invertierende ODER-Glied erzeugt dnbci ein binäres "!"-Ausgangssignal jedesmal, wenn eine binäre "0" einem seiner Hingänge zugeführt ist. Das invertierende ODER-Glied erzeugt ein binäres "O"-Ausgangssignal nur dann, wenn eine binäre "1" jedem seiner Eingänge zugeführt ist. Der andere Eingang des invertierenden ODER-Glieds ist mit dem Ausgang eines NAND-Glieds 603 verbunden, dessen Eingänge mit dem Ausgang des NAND-Glieds 602 bzw. dem Ausgangsanschluß Q3 der Verriegelungsschaltung 502 verbunden sind.
Zur Wirkungsweise sei nun angenommen, daß das nächstfolgende Informationswort [1100] ist. Es wird daran erinnert, daß die Disparität des COD E + -Worts, das dieses Informationswort wiedergibt, gleich &mdash; 1 ist. Die Digitaldarstellung dieser Disparität ist [1111]. Diese Digitaldarstellung wird an den Ausgangsanschlüssen &Sgr;3&mdash;Z0 des Volladdierers 303 abgegeben.
Wenn beispielsweise die in der Verriegelungsschaltung 502 gespeicherte DSV gleich +1 ist, erzeugt das NAND-Glied 602 eine binäre T. Folglich wird das NAND-Glied 602 bezüglich einer Zufuhr der binären "1", die im Flipflop «501 gespeichert ist, zum Exklusiv-ODER-Glied 401 gesperrt jedoch setzt die binäre "1" des NAND-Glieds 602 das NAND-Glied 603 zur Zufuhr des höchstwertigen Bit, d. h., des Vorzeichenbit der gespeicherten DSVzum invertierenden ODER-Glied 604. Da die gespeicherte DSV zu +1 angenommen ist entsprechend einer Digitaldarstellung [0001], ist dessen höchstwertiges Bit, wie es am Ausgangsanschluß Qz der Verriegelungsschaltung 502 abgegeben wird, eine binäre "0". Diese binäre "0" wird dem gesetzten NAND-Glied 603 zugeführt, wo es invertiert und als binäre "1" dem invertierenden ODER-Glied zugeführt wird. Das invertierende ODER-Glied 604 dient zum weiteren Invertieren dieser binären "i" zur Zufuhr einer binären "0" zum ExkIusiv-ODER-GIied401.
Daher dient die Verknüpfungsschaltung 60 zum Koppeln des höchstwertigen Bit der gespeicherten DSVdes Exklusiv-ODER-GIieds 401, wo es mit dem höchstwertigen Bit der berechneten Disparität verglichen wird, wie es am Ausgangsanschluß Z) des Volladdierers 303 abgegeben wird. Die berechnete Disparität ist durch [1111] wiedergegeben, wobei dessen höchstwertiges Bit von dem höchstwertigen Bit der gespeicherten DSV abweicht. Daher, wie das weiter oben erläutert ist, dient die Wählsignalgeneratorschaltung zum Erzeugen eines binären "0"-Wählsignals. Folglich wird das CODE+-Wort [01100] in das Schieberegister 201 geladen. Weiter wird auch das höchstwertige Bit mit binärer "1" der berechneten Disparität durch das Exklusiv-ODER-Glied 306 dem Flipflop 601 zugeführt, in dem es gespeichert wild.
Der Volladdiercr 501 ist an seinen /\-Eingangen mit der Digitaldarstellung von &mdash; 1 versorgt, d. h., mit [IHl]. Der Volladdierer ist an seinen ß-Eingängen mit der Digitaldarstellung von +1 versorgt, d. h., mit [0001]. Der Volladdierer bewirkt eine Addition der Disparität des gewählten Codeworts zur laufenden DSV. Als Ergebnis dieser Addition wird die fortgeschriebene DSVauf Null verringert, d. h., auf [0000]. Diese fortgeschriebene DSV [0000] wird in der Verriegclungsschaltung 502 gespeichert.
Es sei nun angenommen, daß das eingangsseitige informationswort gleich [0011] sei. Bei dem Ausführungsbeispiel gemäß Fig. 4 wird, da die laufende Disparität gleich Null ist, das Informationswort [0011]. das entweder durch das CODE + -Wort [00011] oder durch das CODE&mdash;Wort [11100] dargestellt sein kann, durch das CODE+ -Wort wiedergegeben. Es wird daran erinnert, daß das unmittelbar vorhergehende Codewori das Ccdewori [01100] ist Wenn das nächstfolgende Codewort gleich [00011] ist, ergibt sich jedoch eine bedeutende Runlänge binärer "0"en aus den abschließenden binären "0"en des vorhergehenden Codeworts, dem sich die ersten drei binären "0"en des nächstfolgenden Codeworts &iacgr;&ogr; anschließen. Diese Runlänge kann die Selbsttaktung des Codeworts nachteilig beeinflussen. Folglich und gemäß dem Ausführungsbeispiel in Fig. 7 wird statt Wählen des CODE+-Worts vielmehr das CODE&mdash;Wort gewählt
Insbesondere wird die laufende DSVmit [0000] durch das NAND-Glied 602 erfaßt. Dieses NAND-Glied 602 gibt eine binäre "0" zum Sperren des NAND-Glieds 603 ab, wodurch das Vorzeichenbit der gespeicherten DSV an einem Vergleich im Exklusiv-ODER-GIie»? 401 mit dem Vorzeichenbit der berechneten Disparität blokkiert wird. Darüber hinaus invertiert der Inverter 605 die binäre "0", die durch das NAND-Glied 602 erzeugt ist, zum Setzen des NAND-Glieds 606. Die in dem Flipflop 601 gespeicherte binäre "1", die das Vorzeichenbit der Disparität des vorhandenen Codeworts [01100] wiedergibt, deren Disparität von &mdash; 1 &mdash;»[1111] ist, wird durch das gesetzte NAND-Glied 606 invertiert und noch einmal durch das invertierende ODER-Glied 604 invertiert, wodurch es als binäre "1" einem Eingang des Exklusiv-ODER-Glieds 401 zugeführt wird. Der andere Eingang dieses Exklusiv-ODER-GIieds ist mit dem Vorzeichenbit der Disparität versorgt, die für das CODE+-Wort berechnet ist, das das Informationswort [0011] wiedergibt. Es zeigt sich, daß dieses CODE+-Wort gleich [00011] ist. dessen Disparität gleich &mdash;1 ist oder [Uli} Deshalb ist das Exklusiv-ODER-Glied 401 mit einer binären "1" an allen seinen Eingängen versorgt. Das heißt, daß das Vorzeichenbit der Disparität des Codeworts, das nun zu übertragen ist. gleich dem Vorzeichenbit der Disparität des unmittelbar vorhergehenden Codeworts ist. Aufgrund dieses Vergleichs erzeugt das Exklusiv-ODER-Glied 401 eine binäre "0". die durch den Inverter 402 zum Erzeugen eines binären "1 "-Wählsignals 5, invertiert wird. Daher wird statt einer Wahl des CODE+ -Worts [00011], was eine unerwünschte Runlänge von binären "0"en von dem vorhergehenden Codewort zu dem vorliegenden Codewort ergeben würde, das CODE &mdash; -Wort [11100] zur Wiedergabe des Informationsworts[0011 ]gewählt.
Daher wird gemäß dem Ausführungsbeispiel gemäß Fig. 7 zur Vermeidung unerwünschter Runlängen, wenn die laufende DSKglcich Null ist, das Codewort, das zum Wiedergeben des nächstfolgenden Informationswortes gewählt ist, so gewählt, daß es eine Disparität entgegengesetzter Polarität zu der Disparität des unmittelbar vorhergehenden Codeworts besitzt. Wenn jedoch die laufende DSV nicht gleich Null ist arbeitet das Ausführungsbeispiel gemäß Fig. 7 in der genau gleichen Weise wie das Ausführungsbeispiel gemäß Fig. 4.
Fig. 8 zeigt nun ein Logikschaltbild eines anderen W) Ausführungsbeispiels der Disparitätsberechnungsschaltung 30. Dieses Ausführungsbeispiel kann bei der Codierschaltung gemäß Fig. 4 oder Fig. 7 verwendet werden. Das Ausführungsbeispiel gemäß Fig. 8 weist mehrere NAND-Glieder A&mdash;L auf, wobei jedes NAND-Glied so ausgebildet ist, daß es erfaßt, wenn das zu codierende Informationswort gleich einem von mehreren vorgev/ählten Informationsworten ist, wobei nicht alle Bit dieser vorgewählten Informalionsworte vorbe-
stimmt sein müssen.
Die Ausgangssignale der NAND-Glieder A&mdash;D sind mit jeweiligen Eingängen eines inverlierenden ODER-Glieds M verbunden, wobei das Ausgangssignal dieses invertierenden ODER-Glieds invertiert wird und als das höchstwertige oder Vorzeichenbit &Sgr;- der berechneten Disparität verwendet wird. Das invertierende ODER-Glied &Lgr;/ist also mit einem Satz von NAND-Gliedern verbunden.
Die NAND-Glieder A&mdash;Esind mit jeweiligen Eingän- in gen eines invertierenden ODER-Glieds N verbunden, wobei das Ausgangssignal dieses invertierenden ODER-Glieds N weiter invertiert wird und als das nächste höchstwertige Bit &Sgr;&igr; in der berechneten Disparität verwendet wird. Daher kann das invertierende ODER-Glied N als mit einem anderen Satz von NAND-Gliedern verbunden angesehen werden.
Schließlich sind die NAND-Glieder E-L mit entsprechenden Eingängen eines invertierenden ODER-Glieds O verbunden, wobei der Ausgang dieses invsrtierenden ODER-Glieds als das nächstniedrigere Bit &Sgr;\ der berechneten Disparität verwendet wird. Daher erzeugt jedes der invertierenden ODER-Glieder M, N und O, von denen die jeweiligen Bit &Sgr;3, &Sgr;2 und Xi für die Digitaldarstellung der berechneten Disparität abgeleitet werden, selektiv eine binäre "1" oder "0" für verschiedene Sätze von Informationsworten.
Fig. 9 zeigt ein anderes Ausfdhrungsbeispiel einer Verknüpfungsschaltung, die die gleichen Funktionen erfüllt, wie die gemäß dem Ausführungsbeispiel nach Fig. 8 und die als Disparitätsberechnungsschaltung 30 bei der Codierschaltung gemäß Fig. 4 verwendbar ist. Eine ausführliche Erläuterung dieser Schaltungsanordnung gemäß Fig. 9 erscheint nicht erforderlich, es wird ausdrücklich auf das Schaltbild gemäß Fig. 9 Bezug genommen. Daraus ergibt sich, daß die Vc knüpfungsschaltung gemäß Fig. 9 eine Digitaldarstellung der Disparität für das CODE + -Wort erzeugt, das jedes Eingangsinformationswort wiedergibt, wie das in der Tafel gemäß Fig. 2 erläutert worden ist.
Für die Zwecke der Erfindung reicht es im allgemeinen aus, daß jedes eingangsseitige Informationswort durch ein Codewort mit positiver Disparität wiedergegeben wird und auch durch ein Codewort mit negativer Disparität, wobei selbstverständlich jedes der Codeworte ein, und nur ein, Informationswort wiedergibt.
Gemäß einem anderen Ausführungsbeispiel der Erfindung zeigt jedes CODE+ -Wort positive Disparität und jedes CODE&mdash;-Wort negative Disparität. Die Tafel gemäß Fig. 10 zeigt die jeweiligen CODE + - und CO- to DE&mdash;-Worte, die zur Wiedergabe jedes Informationsworts verwendet werden, zusammen mit der jeweiligen Disparität und deren Digitaldarstellung jedes Codeworts. Die Tafel gemäß Fig. 10 unterscheidet sich von der Tafel gemäß Fig. 2 darin, daß das höchstwertige Bit des CODE +-Worts gemäß Fig. 10 entweder eine binäre "&Ggr; oder eine binäre "0" sein kann, während das höchstwertige Bit jedes CODE+ -Worts der Tafel gemäß Fig. 2 zwangsweise auf einer binären "0" war. Daher ist bei der Tafel gemäß Fig. 10 die Disparität jedes w) CODE+ -Worts positiv, während bei der Tafel gemäß Fig. 2 die Disparität jedes CODE+-Worts entweder positiv oder negativ sein kann, abhängig von der jeweiligen Bitanordnung des Codeworts. In ähnlicher Weise zeigt jedes CODE&mdash;Wort gemäß Fig. 10 nur negativ &mgr; Disparität, wobei das höchstwertige Bit der CODE&mdash; -Worte entweder eine binäre "0" oder eine binäre "1" sein kann, während bei der Tafel gemäß Fig. 2 jedes CODE&mdash;Wort eine binäre "1" als höchstwertiges Bit besitzt und einige CODE&mdash;Worte negative Disparität aufweisen.
Ein Ausführungsbeispiel einer Codierschaltung zum Codieren eines eingangsseitigen Informationswortes in ein Codewort gemäß der Tafel gemäß Flg. 10 ist in Fig. 11 wiedergegeben. Das Ausführangsbeispiel gemäß Fig. 11 weist einen Codewandler 10' und einen Parallel/Serien-Umsptzcr 20 auf. die ähnlich dem Codcwandler und dem Parullel/Sericn-Umsetzer gemäß Fig. 4 f:nd. Die Codierschaltung enthält weiter auch eine DSV-Bestimmungsschallung 50, die ähnlich der weiter oben erläuterten DSV-Bestimmungsschaltung ist Der Unterschied zwischen den Ausführungsbeispielen gemäß den Fig. 11 und 4 liegt darin, daß bsi dem Ausführungsbeispiel gemäß Fig. 11 eine andere Disparitätsberechnungsschaltung 30 vorgesehen ist und weiter eine Erfassungs- oder Fühlschaltung 70 vorgesehen ist, um festzustellen, ob das eingangsseitige Informatiomswort einem einer vorgewählten Anzahl von Informationsworten entspricht, und um bejahendenfalls den Betrieb des Codewandlers 10 in entsprechender Weise zu steuern.
Die Disparitätsberechnungsschaltung 30 besteht aus einem UND-Glied 315 und NAND-Gliedern 316-320, wobei jedes der Glieder so ausgebildet ist, daß erfaßt wird, ob das eingangsseitige bzw. eingegebene Informationswort innerhalb vorgegebener Sätze enthalten ist. Insbesondere istdaE UND-Gliec!315 so ausgebildet,daß es erfaßt, ob das eingangsseitige Informationswort gleich [0000] ist, wobei dessen Eingänge über Inverter 311, 312, 313 und 314 zum Empfang der Bit D0, D1, D2, bzw. Di des Informationsworts angeschlossen sind. Wenn jedes dieser Bit eine binäre "0" ist, versorgen die jeweiligen Inverter das UND-Glied 315 mit einer binären "&Ggr; an jedem seiner Eingänge, wodurch das UND-Glied 315 eine binäre "1" erzeugt, die anzeigt, daß das eingegebene Informationswort [0000] ist. Die NAND-Glieder 316&mdash;320 sind selektiv mit invertierten und nichtinvertierten Bit des Informationsworts versorgt, so daß jedes NAND-Glied erfassen ksin, ob das Informationsowrt einem zugeordneten vorgegebenen Wort entspricht. Bei der dargestellten Ausbildung erfaßt daher das NAND-Glied 316, ob das Informationswort [1000] ist, erfaßt das NAND-Glied 317, ob das Informationswort [0100] ist, erfaßt das NAND-Glied 318, ob das Informationswort [0010] ist, erfaßt das NAND-Glied 319, ob das Informationswort [1111] ist und erfaßt das NAND-Glied 320, ob das Informationswort [0001] ist. Diese NAND-Glieder 316&mdash;320 sind mit jeweiligen Eingängen eines invertierenden ODER-Glieds 321 verbunden, so daß das invertierende ODER-Glied 321 eine binäre "1" erzeugt, wenn das eingangsseitige Informationswort gleich einem der fünf vorgegebenen Worte ist.die von diesen NAND-Gliedern erfaßt werden.
Der Ausgang des UND-Glieds 315 ist mit einem entsprechenden Eingang eines Exklusiv-ODER-Glieds 323 verbunden, und der Ausgang de«; invertierenden ODER-Glieds 321 ist mit einem entsprechenden Eingang eines Exklusiv-ODER-Glieds 324 verbunden. Die anderen Eingänge der Exklusiv-ODER-Glieder 323 und 324 sind gemeinsam zum Empfang einer invertierten Form des höchstwertigen Bit der Digitaldarstellung der laufenden DSV angeschlossen, die in der Verri.egelungsschaltung 502 gespeichert ist. Dieses höchstwertige Bit, das das Vorzeichen oder die Polarität der laufenden DSV wiedergibt, d. h., der DSV, die für die vorhergehenden Codeworte bestimmt worden ist, ist an einem Ausgangsanschluß Qj der Verriegelungsschaltung 502 abgegeben
und wird über einen Inverter 322 den gemeinsam verbundenen Eingängen der Exklusiv-ODER-Glieder 323, 324 zugeführt. Die Ausgangssignale des Inverters 322, des Exklusiv-ODER-Glieds 323 und des Exklusiv-ODER-Glieds 324 entsprechen den drei höchstwertigen Bit der berechneten Disparität des Codeworts, das zur Wiedergabe des eingangsspitigen Informationsworts verwendet ist. Das niedrigstwertige Bit der Disparität ist eine binäre T, wodurch wiedergegeben wird, daß die Disparität ein?» ungeradzahlige positive oder negative Zahl ist. Diese 4-Bit-Darstellung der berechneten Disparität wird den &Agr;-Eingängen des Volladdierers 501 zugeführt. Die Digitaldarstellung der laufenden DSV wird den ß-l£ingängen dieses Volladdierers 501 zugeführt, wie bei den vorstehenden Ausführungsbeispielen. Wie bereits erläutert, summiert der Volladdierer 501 die Disparität und die laufende DSV zum Erzeugen einer Digitaldarstellung der fortgeschriebenen DSV, wobei diese fortgeschriebene DSV in der Verriegelungsschaltung 502 gespeichert wird, wenn das Codewort seriell von dem Schieberegister 201 verschoben wird.
Die Fühlschaltung 70 ist so ausgebildet, daß sie fühlt oder erfaßt bzw. feststellt, ob das eingangsse'-iige Itiformationswort drei oder mehr binäre "l"en enthält. Daher besteht die Fühlschaltung 70 aus NAND-Gliedern 41t, 412, 413, 414, wobei jedes NAND-Glied drei Eingänge besitzt, die zum Empfang entsprechender der Informationswort-Bit angeschlossen sind. Insbesondere erfaßt das NAND-Glied 411, ob das eingangsseitige Informationswort [Xl 11] ist, erfaßt das NAND-Glied 412, ob das Informationswort [1X11] ist, erfaßt das NAND-Glied 413, ob das Informationswort [11X1] ist, und erfaßt das NAND-Glied 414, ob das eingangsseitige Informationswort [111X] ist. Alle diese NAND-Glieder sind betreibbar zum Erfassen, ob das Informationswort [1111] ist. Die Ausgänge der NAND-Glieder 411&mdash;414 sind mit entsprechenden Eingängen eines invertierenden ODER-Glieds 415 verbunden. Daher erzeugt das invertierende ODER-Glied 415 eine binäre "1", wenn eines der erwähnten vorgegebenen Informationsworie, d. h., ein Infjrmationswort mit drei binären "1"en, empfangen ist. Das Ausgangssignal dieses invertierenden ODER-Glieds 415 wird mit dem höchstwertigen Bit, d. h., dem Vorzeichenbit der laufenden DSV verglichen, die in der Verriegelungsschaltung 502 gespeichert ist, mittels eines Exklusiv-ODER-Glieds 416. Das Ausgangssignu] des Exklusiv-ODER-LJieds 416 wird als höchstwertiges Bit des Codeworts verwendet, und weiter sind, wenn dieses Ausgangssignal eine binäre "1" ist, die übrigen vier Bit des Codeworts invertierte Formen des eingangsseitigen In.'ormationsworts. Wenn jedoch das Ausgangssignal des Exklusiv-ODER-Glieds 416 eine binäre "0" ,st, entsprechen die übrigen vier Bit des Codeworts dem Informalionswort, so wie es ist.
Die Fühlerschaltung 70 arbeitet mit dem Codewandler 10 zur Erzeugung eines CODE&mdash;-Wortes zusammen, dessen höchstwertiges Bit eine binäre "0" ist und das negative Disparität besitzt, wenn die laufende DSV positiv ist, mit der Ausnahme von fünf verschiedenen Bedingungen für das eingangsseitige Informationswort. Wenn eine dieser fünf Bedingungen bzw. Zustände vorliegt, wird das höchstwertige Bit des Code&mdash;Worts in eine binäre "1" umgeändert. In ähnlicher Weise steuert die Fühlerschaltung 70 den Codewandler 10 zum Erzeugen eines CODE + -Worts mit positiver Disparität, dessen höchstwertiges Bit eine binäre "1" ist, wenn die laufende DSV negativ ist, mit Ausnahme der gleichen fünf Zustände bzw. Bedingungen. Beim Auftreten einer dieser Bedingungen ist das höchstwertige Bit des CODE+-Worts eine binäre "0". Wie erwähnt, sind diese fünf Bedingungen durch fünf verschiedene Informationsworte wiedergegeben, deren jedes mindestens drei binäre Ten besitzt. Es sei erwähnt, daß auch das Ausführungsbeispiel gemäß Fig. 11 mit einer Verknüpfungsschaltung 60 versehen sein kann, wie sie mit Bezug auf Flg. 7 erläutert worden ist, oder einer in anderer Weise ausgebildeten Verknüpfungsschaltung, um auf
&iacgr;&ogr; diese Weise unerwünschte Runlängen zu verhindern.
Ein weiteres Ausführungsbeispiel der Erfindung ist in Fig. 12 dargestellt. Bei diesem Ausführungsbeispiel kann ein Lesespeicher, wie ein üblicher ROM zum Durchführen der erwähnten Funktionen des Codewandler 30 und der Disparitätsberechnungsschaltung 30 bei den Ausführungsbeispielen gemäß den Fig. 4 und 7 verwendet werden. Dieser ROM 110 kann auch zum Durchführen des erwähnten Betriebes der Fühlschaltung 70 bei dem Ausführungsbeispiel gemäß Fig. 11 verwendet werden. Die Codierschaltung gemäß Flg. 12 enthält auch den ParaIIeI-/Serien-Ui-seu:er 20 und die .DSV-Bestimmungsschaltung 5O.dietiside bereits erläutert worden sind.
Der ROM 110 weist beispielsweise 32 adressierbare Speicherplätze auf, wobei in jedem Speicherplatz ein 8-Bit-Wort aus den Bit Da&mdash;Eh gespeichert ist. wobei die Bit D0- D, das 5-Bit-Codewort enthalten, und wobei die Bit D^-D7 die drei höchstwertigen Bit der Digitaldarstellung der Disparität enthalten. Jeder Speicherplatz wird durch ein 5-Bit-Adreßwort adressiert, das Adreßeingangsanschlüssen Ao-Aa zuführbar ist. Das höchstwertige Bit des Adreßworts ist das Vorzeichenbit der DSV. Der Ausgangsanschluß Qi der Verriegelungsschaltung 502 ist daher mit dem Eingangsanschluß Aa des ROM 110 verbunden. Die übrigen vier Bit des Adreßworts bestehen aus dem 4-Bit-Informationswort [D3. D2, D1, DoI
Wenn das Ausführungsbeispie! gemäß Fig. 12 zum Erfüllen der Tafel gemäß Fig. 10 verwendet ist, dann werden jedesmal, wenn das Vorzeichenbit der laufenden DSV eine binäre "0" ist, was eine positive DSV wiedergibt, diejenigen Speicherplätze im ROMIlO adressiert, in denen die CODE&mdash;-Worte gespeichert sind, wobei die bestimmte Adresse durch das Informationswort bestimmt wird. Andererseits weiden, wenn das Vorzeichenbit der laufenden DSVeine binäre "1" ist, was eine negative DSV wiedergibt, diejenigen Speicherplätze adressiert, in denen die CODE+ -Worte gespeichert sind. Dabei wird der bestimmte Speicherplatz durch die Bitanordnung des Informationsworts bestimmt. Daher ist das bestimmte Codewort, das aus dem adressierten Speicnerplatz des ROM 110 ausgelesen wird, die richtige Darstellung des Informationsworis, das empfangen worden ist, wobei sie abhängig von der Holarität der laufenden DSV gewählt ist. Zusätzlich speichert der gerwi gleiche Speicherplatz, aus dem das gewählte Codeworl ausgelesen wird, drei der vier Bi', die die Disparität des Codeworts wiedergeben. Diese drei Bit werden ebenfalls aus dem adressierten Spei-
w) cherplaiz des RCM 110 ausgelesen und zusammen mit einer binä-en "1" den /4-Eingängen des Volladdierers 5Ö1 zugeführt.
Ein anderes Ausführungsbeispiel der Erfindung ist in Fig. 13 wiedergegeben. Das Ausführungsbeispiel gemäß
b5 Fig. 13 ist ähnlich dem Ausführungsbeispiel gemäß Fig. 11, mit der Ausnahirß, daß eine geänderte DSV-Bestimmungsschaltung 50 vorgesehen ist und in Zusammenhang mit dieser geänderten DSV-Bestimmungsschal-
tung 50 die Disparitätsberechnungsschaltung 30 w<eggelassen ist. Das Ausführungsbeispiel gemäß Fig. 13 enthält also den Codewandler 10, den Parallel-ZSerietii-Umsetzer 20, die DSV-Bestimmungsschaltung 50 und die Fühlschaltung 70.
Die DSV-Bestimmungsschaltung 50 besteht aus einem Zweirichtungszähler 510, dessen Zeitsteuerimpulseingangsanschluß Zeitsteuerimpulsc CK 3 empfängt, und dessen ZählrichtungssteueranschluQ mit dem Q-Ausgang des Schieberegisters 201 verbunden ist, um jedes aufeinanderfolgende Bit. das von dem Register 201 verschoben wird, zu empfangen. Der Zweirichtungszähler 510 ist vorzugsweise ein 4-Bit-Zähler. und ein Ausgang Qi ist für das höchstwertige Bit des akkumulierten Zählerstands vorgesehen.
Der Zweirichtungszähler 510 bewirkt eine "Integration" der binären "1" en der Codeworte, die aufeinanderfolgend und seriell aus dem Schieberegister 201 herausgeschoben werden. Daher gibt der momentane Zählerstand irrv 7\ugirioKliinoe2äh!sr 510 ZU £!&Pgr;£&Pgr;1 &sgr;£&sgr;£&idiagr;3£&Rgr;.£&Ggr;&iacgr; Zeitpunkt die DSVder zuvor übertragenen Codeworte an. Insbesondere ermöglicht eine von dem Q-Auügang des Schieberegister 201 zum Zählrichtungssteueranschluß des Zweirichtungszählers 510 zugeführte binäre "1", daß dessen Zählerstand abhängig von jedem Zeitsteuerimpuls CK 3 inkrementiert (vorwärtsgezählt) wird. Eine dem Zählrichtungssteueranschluß zugeiführte binäre "0" erreicht, daß der Zählerstand abhängig von jedem Zeitsteuerimpuls dekrementiert (rückwärtsgezählt) wird. Die Zeitsteuerimpulse CK 3 sind invertierte Formen der erwähnten Taktimpulse CK 2. und jeder Zeilsteuerimpuls CK 3 ist mit dem übertragenen Bit des Codeworts synchronisiert. Daher ist, nachdem ein Bit aus dem Schieberegister 201 herausgeschoben worden ist, der Zählerstand des Zweirichtungszählers 511) entweder inkrementiert, wenn das herausgeschobeine Bit eine binäre T war, oder dekrementiert, wenn dieses Bit eine binäre "0" war. Nachdem ein vollständiges Codewort aus dem Schieberegister 201 herausgeschoben ist, gibt das höchstwertige Bit des dann im Zweirichilungszähler 501 vorhandenen Zählerstandes die Polarität der DSV wieder, d. h., dieses höchstwertige Bit gibt an, ob die DSVpositiv oder negativ ist.
Wie bei dem zuvor erläuterten Ausführungsbeispiel gemäß Fig. 11 wird dieses am Ausgang Qi des Zweirichtungszählers 510 abgegebene Vorzeichenbit, das dem am Ausgang Qj der Verriegelungsschaltung 502 abgegebenen Vorzeichenbit vergleichbar ist, dem Exklusiv-ODER-Glied 416 zum Steuern des Betriebes des Codewandlers 10 in der erläuterten Weise zugeführt.
Die Erfindung wurde bisher anhand von Ausführungsformen erläutert, bei denen das Informationswort aus vier Bit (n = 4) und das Codewort aus 5 Bit (m = 5) bestand. Jedoch können Informations- und Codeworte auch eine größere Bitzahl aufweisen. Bei Verwendung der Erfindung bei beispielsweise einem Digital-VTR besteht jedes Informationswort vorzugsweise aus 8 Bit (n = 8) zur Wiedergabe des abgetasteten Videosignals.
Fig. 14 zeigt ein anderes Ausführungsbeispiel der Erfindung, bei dem ein 8-Bit-Informationswort in ein 9-Bit-Codewort (m = 9) codiert wird. Dieses Ausführungsbeispiel arbeitet gemäß der gleichen Betriebstheoric wie das mit P-ezug auf Fig. 4 erläuterte Ausführungsbeispiel und weist einen Codewandler 10. einen ParallcI-ASericn-Umsetzer 20, eine DisparitätsberechnungsschaltuTig 30, eine Wählsignalgeneratorschaltung 40 und eine DSV-Bestimmungsschaltung 50 auf. Der Codewandler 10 enthält Exklusiv-ODER-Glieder 101 &mdash; 108. die ähnlich den
bereits erwähnten Exklusiv-ODER-Gliedern 101 &mdash; 104 sind. Jedes Exklusiv-ODER-Glied enthält einen Eingang, der zum Empfang eines entsprechenden Bit D0-Dj des 8-Bit-Informationsworts angeschlossen ist.
Die Ausgangssignalc der Exklusiv-ODER-Glieder werden einem Schieberegister für parallele Eingangssignalc/scriclle Ausgangssignale zugeführt, das bei dem dargestellten Ausführungsbeispiel aus einem Schieberegister 201 zusammen mit einem D-Flipflop 205 besteht.
&iacgr;&ogr; Zusätzlich zu den durch die Exklusiv-ODER-Glieder 101 &mdash;108 abgegebenen acht Bit, wobei diese acht Bit die acht Bit geringerer Wertigkeit des 9-Bit-Codeworts bilden, wird das Wählsignal S&ldquor; das in einer Weise erzeugt wird, die ähnlich der Erzeugung des Wählsignals 5, in
I1J Fig. 4 ist, als das höchstwertige Bit dem Schieberegister zugeführt. Üblicherweise sind die meisten Schieberegister für paralleles Eingangssignal und serielles Ausgangssignal mit acht getrennten Eingangsanschlüssen versehen. Daher ist zum Erreichen einer seriellen Form
on Hps Q.Rii.CnHpworts das D-Flipflop205 vorgesehen, das das niedrigstwertige Bit dieses Codeworts empfängt, wobei dann, wenn das Schieberegister 201 zum Herausschieben der darin gespeicherten Bit betätigt ist, dieses niedrigstwertige Bit aus dem Flipflop 205 zum Schieberegister 201 verschoben und dann durch dessen entsprechende Stufen verschoben wird, bis es am Ausgangsanschluß Q auftritt. Selbstverständlich kann, wenn ein 9-Bit-iJarallel-/Sericn-Schieberegister vorgesehen wird, dieses F':pflop 205 weggelassen werden und können alle neun Bit des Codeworts parallel einem solchen Schieberegister zugeführt werden.
Eine Tafel, die die jeweiligen CODE + - und CODE- -Worte wiedergibt, die zur Wiedcrgaabe jedes 8-Bit-Informationswortcs wählbar sind, zusammen mit der Disparität eines solchen Codeworts, ist in Fig. 15 dargestellt.
Die Disparitätsberechnungsschaltung 30 bei dem Ausführungsbeispiel gemäß Fig. 14 ist vorzugsweise ein Lesespeicher oder ROM 330 mit 256 adressierbaren Speicherplätzen. Das 8-Bit-Informationswort Dq-Di wird als ein 8-Bit-Adreßwort verwendet zum Auslesen der vier höchstwertigen Bit der 5-Bit-Digitaldarstellung der Disparität für jedes CODE + -Wort, das zur Wiedergabe der jeweiligen Informationsworte verwendet werden kann. Abhängig von dem Logikzustand des Selektions- oder Wählsignals Ss werden diese vier höchstwertigen Bit entweder so verwendet, wie sie sind zur Darstellung der Disparität eines CODE+ -Worts oder werden diese Bit invertiert zur Darstellung der Disparität
so eines CODE&mdash;Worts. Exklusiv-ODER-Glieder 304&mdash;307 führen selektiv die vier höchstwertigen Bit der Digitaldarstcllung der Disparität, die aus dem RC Srf 330 ausgelesen ist, hindurch oder invertieren sie. Eine Digitaldarstellung der Disparität wird den /4-Eingängen eines Volladdierers mit einer ersten Stufe 501 und einer zweiten Stufe 503 zugeführt. Die Digitaldarstellung der laufenden DSVwird den S-Eingängen dieses Volladdiereres 501 zugeführt. Zuätzlich, und wie das in dem Ausführungsbeispiel gemäß Fig. 4 erläutert worden ist, wird das aus dem ROM 330 ausgelesene höchstwertige Bit mittels des Exklusiv-ODER-Giieds 401 mit dem höchstwertigen Bit oder dem Vorzeichenbit der DSV verglichen.
Die meisten üblichen Volladdiererschallungen kön-
h5 nen zwei zugeführtc 4-Bit-Worte addieren. Bei dem in Fig. 14 dargestellten Ausführungsbcispicl sind sowohl die Disparität als auch die DSV durch 5-Bii-Woric wiedergegeben. Um eine Volladdilion solcher 5-Bk-Worte
zu erreichen, ist es notwendig, zwei 4-Bit-Volladdiercrslufcn 501 und 503 vorzusehen. Selbstverständlich werden dabei in der Stufe 503 lediglich die höchstwertigen Bit der Disparität und der DSV .summiert, wobei für richtige Summicriing ein Überlragsbil von einem Übcrtragausgangsanschluß C* der Stufe 501 zu einem Übertragungsanschluß der Stufe 503 zuführbar ist.
Die Summierung der 5-Bit-Disparitäls- und -DSV-Wort'} yird durch eine fortgeschriebene 5-Bit-DSVwicdcrgegeben, die an Ausgangsanschlüssen Ib-Ij der Stufe 501 und dem Ausgangsanschluß &Sgr;&ogr; der Stufe 503 abgegeben ist. Diese 5-Bit-Darslellung der fortgeschriebenen DSV wird in einer Verriegclungsschaltung gespeichert, die aus Stufen 502 und 504 besteht. Die Stufe 502 ist eine 4-Bit-Verriegelungsschaltung, die die vier niedrigstwertigen Bit der fortgeschriebenen DSV speichert, und die Stufe 504 speichert das höchstwertige oder Vorzeichenbit der fortgeschriebenen DSV. Die Stufen 502 und 504 können in einer einzigen Verriege- !ungsschaitup.g für mindestens fünf Bits integriert sein.
In einer dem Ausführungsbeispiel gemäß Fig. 4 ähnlichen Weise codiert das Ausführungsbeispiel gemäß Fig. 14 ein 8-Bit-lnformationswort in ein 9-Bit-Codewort, dessen Disparität so ist, daß die laufende DSV in Richtung auf Null verringert wird. Das heißt, wenn die DSV der vorhergehenden Codeworte positiv ist, besitzt das Codewort, das zur Wiedergabe des eingegebenen Informationswortes gewählt ist, negative Disparität. Andererseits besitzt, wenn die laufende DSV negativ ist, das zur Wiedergabe des eingangsseitigen Informationsworts gewählte Codewort positive Disparität. Weiter kanr der absolute Maximalpegel, den die DSV erreichenkann, ± 9 sein.
Rg. 16 zeigt ein Ausführungsbeispiel eines Decodierers, der zum Decodieren des 9- Bit-Code worts ausgebildet ist, das mittels der Codierschaltung gemäß Fig. 14 erzeugt ist. Dieser Decodierer ist ähnlich dem Decodierer, der weiter oben mit Bezug auf Fig. 6 erläutert worden ist, mit der Ausnahme, daß er neun Bit statt fünf Bit empfangen kann und diese neun Bit in ein S-Bit-Si^nal decodieren kann, statt in ein 4-Bit-Signal. Der Decodierer gemäß Fig. 16 besteht aus einem Serien-/Parallel-Schieberegister aus Stufen 701 und 702, die die seriell übertragenen Bit des 9-Bit-Codeworts empfangen und diese Bit in paralleler Form zwischenspeichern. Diese parallelen Bit werden dann in eine Verriegclungsschaltung aus Stufen 704 und 705 geladen, aus denen die acht niedrigstwertigen Bit entsprechenden Eingängen von Exklusiv-ODER-Gliedem 710 und 717 zugeführt werden, wobei das höchstwertige Bit gemeinsam dem übrigen Eingang jedes der Exklusiv-ODER-Glieder 710&mdash;717 zugeführt wird.
Ein weiteres Ausführungsbeispiel der Erfindung ist in Fig. 17 dargestellt, bei dem ein 8-Bit-Informalionswort in ein 10-Bit-Codewort (m = 10) codiert wird. Dieser Codierer ist ähnlich dem Codierer gemäß Fig. 14, mit der Ausnahme, daß das Codeworl mit zwei redundanten Bit versehen ist. Diese beiden redundanten Bit sind Komplemente zueinander, d. h., das eine ist eine binäre "1" und das andere ist eine binäre "0". Da das Codewort nun mit einer geraden Bitzahl versehen ist, können mehrere CODE+- und CODE&mdash;Worte eine Null-Disparität besitzen, d. h., solche Codeworie können aus einer gleichen Anzahl binärer Ten und "0"en gebildet sein. Ein Vorteil beim Vorsehen von Codeworten mit Null-Disparität ist, daß die DSVauf innerhalb enger Grenzen eingeschränkt werden kann.
Gemäß Fig. 17 besteht das Parallel/Serien-Schieberegistcr aus Stufen 211, 212 und 213, wobei jede Stufe durch ein 4·Bit-Schieberegister gebildet ist. Die vier höchstwertigen Bit des 10-Bit-Codeworts werden in die Stufe 211 geladen, die nächsten vier Bit niedriger Werligkeil werden in die Stufe 212 geladen und die beiden Bit niedrigster Wertigkeit sverden in die Stufe 213 geladen. Diese Bit werden seriell von der Stufe 213 durch die Stufen 212 und 211 verschoben zur Abgabe vom (?-Ausgang der Stufe 211. Die übrige Schaltung des Parallel-
ID /Serien-Umsetzers 20 sowie der Disparitätsberechnungsschaltung 30, der Wählsignalgeneratorschaltung 40 und der DSV-Bestimmungsschaltung 50 ist gleich der, die mit Bezug auf das Ausführungsbeispiel gemäß Fig. 14 erläutert worden ist.
Es ist festzuhalten, das das Codewort, das durch das Ausführungsbeispiel gemäß Fig. 17 erzeugt wird, aus einer geraden Bitzahl besteht, weshalb die Disparität jedes Codeworts in ähnlicher Weise geradezahlig ist. Daher ist das niedrigstwertige Bit in der Digitaldarstel-
2S !ung der Disparität stets eine binäre "0".
Fig. 18 zeigt eine Tafel, die die jeweiligen CODE+· und CODE&mdash; -Worte wiedergibt, die jedes eingangsseitige Informationswort wiedergeben können, zusammen mit der entsprechenden Disparität eines solchen Codeworts. Das Wählsignal S, wird in der gleichen Weise bestimmt wie bei dem Ausführungsbeispiel gemäß Fig. 14. Es sei erwähnt, daß die beiden höchstwertigen Bit des CODE + -Worts [10] sind, wenn das Wählsignal eine binäre "0" ist, und daß die beiden höchstwertigen Bit [01] sind, wenn das Wählsignal eine binäre "1" ist.
Aus den Ausführungsbeispielen gemäß Fig. 14 und 17 ist zu folgern, daß sie im wesentlichen zueinander gleich sind, wenn angenommen ist, daß bei beiden Ausführungsbeispielen das Codewort 1 höchstwertige Bit mit 1
J5 = 1 oder 2 enthält. Dann ist die Arbeitsweise des Ausführungsbeispiels gemäß Fig. 17 im wesentlichen gleich der des Ausführungsbeispiels gemäß Fig. 14. Ein Ausführungsbeispiel eines Decodierers, der mit der Codierschaltung gemäß Fig. 17 kompatibel ist. ist in Fig. 19 dargestellt. Es zeigt sich, daß dieser Decodierer ähnlich dem Decodierer ist. der mit Bezug auf Fig. 16 erläutert worden ist. Der Decodierer enthält ein Serien-/Parallel-Schieberegister aus Stufen 701, 702 und 703, die die seriell übertragenen Bit des 10-Bit-Codeworts empfangen und, wenn das Schieberegister geladen ist, diese 10 Bit in paralleler Form zu einer Verriegelungsschaltung aus Stufen 704, 705 und 706 übertragen. Jede Stufe des Schieberegisters ist ein vierstufiges Schieberegister handelsüblicher Bauart. Wie dargestellt, ist der Ausgangsanschluß Qi. der dem höchstwertigen Bit der Stufe
701 entspricht, mit dem Eingangsanschluß / der Stufe
702 verbunden und ist der Ausgangsanschluß Qi dieser Stufe mit dem Einganganschluß / der nächstfolgenden Stufe 703 verbunden. Daher wird das höchstwertige Bit des 10-Bit-Codeworts seriell durch die Stufen Fig. 701 und 702 zur Stufe 703 übertragen.
Jede Stufe der Verriegelungsschaltung ist durch eine 4-Bit-Verriegelungseinrichtung gebildet, deren Eingangsanschlüsse mit den Ausgangsanschlüssen einer entsprechenden Stufe des Schieberegisters verbunden sind, und dessen Ausgangsanschlüsse mit entsprechenden Eingängen von Exklusiv-ODER-Gliedem 701&mdash;718 verbunden sind. Es zeigt sich, daß die acht Bit, die in den Stufen 704 und 705 der Verriegelungsschaltung gespeichert sind, zum Wiedergewinnen des ursprünglichen eingangsseitigen Informationsworts verwendet werden. Die beiden höchstwertigen Bit des Codeworts sind in der Stufe 706 der Verriegelungsschaltung gespeichert.
Aus der Tafel gemäß Fi£. 18 ergibt sich, daß dann, wenn ein CODE + - Wort empfangen wird, das am Ausgangsansehluß Q0 der Stufe 706 abgegebene Bit eine binäre "0" ist und das am Ausgangsanschluß Q, abgegebene Bit eine binäre "1" ist. Umgekehrt sind, wenn ein CODE&mdash; -Wort empfangen wird, das am Ausgangsanschluß Q0 der Stufe 706 abgegebene Bit eine binäre "I" und das am Ausgangsanschl^ß Q] abgegebene Bit eine binäre "0". Folglich kann das am Ausgangsanschluß Q0 abgegebene Bit zur Steuerung des Betriebs der Exklusiv-ODER-Glieder 701&mdash;717 verwendet werden zum selektiven Hindurchführen der acht niedrigerwertigen Bit des empfangenen Codeworts, d. h.. zum Wiedergewinnen des ursprünglichen Informationsworts oder zum Invertieren dieser acht Bit zum Wiedergewinnen des Informationsworts. Wenn das CODE+ -Wort empfangen wird, führen die Exklusiv-ODER-Glieder 710-717 die acht niedrigerwertigen Bit des Codeworts sowie sie sind hindurch. Wenn ein CODE&mdash;-Wort empfangen wird, invertieren die Exklusiv-ODER-Glieder 710-717 diese achi Bit.
Aus der vorstehenden Erläuterung und aus Fig. 18 ergibt sich, daß bei dem 10-Bit-Decodierer die beiden höchstwertigen Bit sich voneinander unterscheiden müssen. Wenn diese Bit gleich sind, ist das empfangene Codewort fehlerhaltig bzw. fchlerbehaftet. Folglich ist ein zusätzliches Exklusiv-ODER-Glied 718 vorgesehen zum Vergleich dieser beiden Codebit, das als Fehlerdetektor arbeitet. Wenn diese Codebit voneinander verschieden sind, erzeugt das Exklusiv-ODER-Glied 718 eine binäre "1", was richtigen Empfang wiedergibt. Wenn jedoch diese Codebit einander gleich sind, erzeugt das Exklusiv-ODER-Glied 718 eine binäre "0" zur Anzeige, daß ein Fehler in dem empfangenen Codewort vorliegt. Diese Fehleranzeige kann zum Sperren des wiedergewonnenen informationswories vor einer Weiterverarbeitung verwendet werden.
Es sei erwähnt, daß dieses mindestens eine Codewort, das bei den vorstehenden Ausführungsbeispielen durch das mindestens erste höchstwertige Bit gebildet ist, auch an einer anderen Stelle dem Informationswort, beispielsweise als niedrigstwertiges Bit hinzugefüht werden kann.
Eine Zusammenfassung der Auswahl eines bestimmten Codeworts, das ein eingangsseitiges Informationswort wiedergibt, abhängig von der laufenden DSV, ist in der folgenden Tafel wiedergegeben. In dieser Tafel ist angenommen, daß fünf verschiedene Darstellungen möglich sind: ,
I. Jedes Informationswort ist durch ein Codewort mit Null-Disparität wiedergegeben;
II. jedes Informationswort ist durch ein Codewort mit Null-Disparität und durch ein anderes Codewort mit positiver Disparität wiedergegeben:
III. jedes Informationswort ist durch ein Codewort mit Null-Disparität und durch ein anderes Codewort mit negativer Disparität wiedergegeben:
IV. jedes Informationswort ist durch ein Codewort mit positiver Disparität und durch ein anderes Codewort mit negativer Disparität wiedergegeben;
V. jedes Informationswori ist durch ein Codewort mit positiver Disparität, durch ein weiteres Codewort mit Null-Disparität und ein anderes Codewort mit negativer Disparität wiedergegeben.
Ein "X" zeigt an, welches dieser Codeword zu wählen ist, wenn die laufende DSV positiv ist, oder wenn die laufende DSV negativ ist, oder wenn die laufende DSV gleich Null ist.
Tafel
Disparität
der Code
worte		 +DSV -DSV ODSV
I Null X X X
II Null X X X
UI Null X X X
IV X X X
X
V + X
Null
Die Fig. 20, 21 und 22 sind Blockschaltbilder, die verschiedene Ausführungsbcispiele der Erfindung wiedergeben, wobei jedes Ausführungsbeispiel einen /i/m-Bit-Wandlcr 10, einen Parallel/Serien-Umsetzer 20 und einen Codcwort-Wähter 80 enthält. Bei jedem Ausfüh-
jo rungsbcispicl wird ein n-Bit-Informationswort parallel dem Wandler 10 zugeführt. Der Wandler 10 dient zum Umsetzen jedes n-Bit-Informationsworts in ein entsprechendes m-Bit-Codewort, wobei das m-Bit-Codewort in paralleler Form dem Parallel/Serien-Umsetzer zuge-
J5 führt wird. Dieser Umsetzer 20 dient dazu, das m-Bit-Codewort in serielle Form zu bringen. Weiter dient jeder Codewort-Wähler 80 zum Erzeugen eines Wählsignals S1, wobei der Logikzustand dieses Wählsignals zum Wählen entweder des CODE+- oder des CODE&mdash;
&bull;4« -Worts als das /n-Bit-Codewort verwendet wird. In Fig. 20 wird das n-Bit-lnformationswort dem Codewort-Wähler 80 zuge,"ührt, von dem aus das Wählsignal S, erzeugt wird. In Fig. 20 kann daher der Coc^wort-Wähler 80 die Disparitätsberechnungsschaltung 30, die Wählsignalgcneratorschallung 40 und die DSK-Bestimmungsschaltung 50 enthalten, wie sie beispielsweise in den Fig. 4,7,11,12,14 und 17 dargestellt sind.
Bei dem Ausführungsbeispiel gemäß Flg. 21 ist der Codewort-Wähler 80 mit dem Ausgang des Parallel/Serien-Umsetzers 20 zur Erzeugung des Wählsignals Ss abhängig von den seriell übertragenen Codeworten gekoppelt. Daher kann der Codewort-Wähler 80 die DSV-Beslimmungsschaltung50 gemäß Fig. 13 enthalten.
Bei dem Ausführungsbeispiel gemäß Fig. 22 ist der Codewort-Wähler 80 mit dem durch den Wandler 10 versorgten m- Bit-Code wort versorgt und erzeugt abhängig von diesem Codewort das Wählsignal S5. Der Codewort-Wähler 80 kann die Disparitätsberechnungsschaltung30 und die DSV-Bestimmungsschaltung 50 gemaß Fig. 11 enthalten, wenn beispielsweise das dem Schieberegister 201 zugeführte Codewort auch der Disparitätsberechnungsschaltung 30 anstelle des eingangsseitigen Informationsworts zugeführt wird. Weiter sind zahlreiche andere Ausführungsformcn der Disparitäts-
hr, berechnungsschallung möglich.
Bei den Ausführungsbeispielcn gemäß den Fig. 20&mdash;22 können Verknüpfungsschaltungcn 60, wie sie bei dem Ausführungsbeispiel gemäß Fig. 7 dargestellt sind.
27
vorgesehen sein, um unerwünschte Runlängen der binären "0"en und "Pen zu begrenzen, für den Fall, daß die laufende DSV einem vorgegebenen Wert wie Null gleich ist. Auch ist bei der vorstehenden Beschreibung angenommen, daß die Disparität der Anzahl der bir.ären &igr; "l"en in dem Codewort abzüglich der Anzahl der binären "0"en in diesem Wort gleich ist. Gegebenenfalls kann die Disparität auch abhängig von der Anzahl der binären "0"en abzüglich der Anzahl der binären "1 "cn in dem Codewort berechnet werden. io
Hierzu 17 Blatt Zeichnungen
15
20
25
30
as
40
45
50

Claims (13)

Patentansprüche
1. Vorrichtung zum Verringern der Gleichkomponente aufeinanderfolgender binärer Worte zur Verbesserung ihrer Übertragung über ein System, das die Gleichkomponente jedes übertragenen Wortes unterdrückt, bei der aufeinanderfolgende binäre n-Bit-Informationsworte in aufeinanderfolgende binäre m-Bit-Codeworte codiert werden, mit &pgr; 2* 2 und m > n, derart, daß für jedes Informationswort eines von zwei möglichen Codeworten in Abhängigkeit von deren Disparität und der Digitalsummenvariation (DSV)so ausgewählt wird, daß die Digitalsummenvariation (DSV) möglichst gering wird, wobei die Disparitäten der beiden möglichen Codeworte gleichen Absolutwert jedoch entgegengesetzte Polarität besitzen, mit einer Codierschaltung, einer Disparitätsberechnungsschaltung und einer DSV-Bestimmungs5chaltung, dadurch gekennzeichnet daß die O^dierschaltung (10, 20) abhängig von einem Wählsignal (SJ eines der beiden Codeworte vorläufig auswählt,
daß die Disparitätsberechnungsschaltung (30) die Disparität des vorläufig ausgewählten Codeworts berechnet,
daß eine Wählschaltung (40) ein die berechnete Disparität des vorläufig gewählten Codeworts kennzeichnendes Digitalsignal und ein die bisherige Digitalsummenvariation (DSV) kennzeichnendes Digitalsignal empfängt und daraus ein Wählsignal (SJ erzeugt, daß die Codierschaltung (10, 20) und die Disparitätsbe.rechnu:.gsschaltung (30) abhängig von dem erzeugen Wählsignal (SJ nur dann das andere Codewort übertrag· 1, wenn die Summe aus der bisherigen Digitalsummenvariation und der berechneten Disparität gleiche Polarität wie die bisherige Digitalsummenvariation (DSV) jedoch einen größeren Absolutwert besitzt, ansonsten wird das vorläufig gewählte Codewort übertragen, und daß ferner die DSV- Bestimmungsschaltung (50) die bisherige Digitalsummenvariation (DSV) auf der Grundlage der Disparität des tatsächlich übertragenen Codeworts fortschreibt.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Wählschaltung einen Vergleicher (401) aufweist, der mit der Disparitätsberechnungsschaltung (30) und der DSV-Bestimmungsschaltung (50) verbunden ist und der das die Disparität des vorläufig gewählten Codeworts anzeigenden Digi- %*■ talsignals mit dem die bisherige Digitalsummenvariation anzeigenden Digitalsignale vergleicht um zu bestimmen, ob die Größe der vorliegenden (neuen) Digitalsummenvariation zunimmt, wenn die Disparität des vorläufig gewählten Codeworts zuaddiert &ggr;> wird und um anderenfalls das Wählsignal (SJ zur Wahl des anderen der beiden Codeworte zu erzeugen.
3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, b0 daß ein Detektor (602) mit der DSV-Bestimmungsschaltung (50) verbunden ist und erfaßt, wenn das die bisherige Digitalsummenvariation wiedergebende Digitalsignal einem vorgegebenen Wert gleich ist, daß eine Speicherschaltung (601) mit der Codierschaltung (10,20) verbunden ist und das höchstwertige Bit eines Digitalsignals speichert, das die Disparität eines unmittelbar vorhergehenden gewählten Codeworts wiedergibt, und
daß eine Verknüpfungsschaltung (60) mit dem Detektor (602) und der DSV-Bestimmungsschaltung (50) verbunden ist und dann, wenn die bisherige Digitalsummenvariation dem vorbestimmten Wert gleicht ist, das gespeicherte höchstwertige Bit dem Vergleicher (401) zuführt, wobei das gespeicherte höchstwertige Bit mit dem höchstwertigen Bit des die Disparität des vorläufig gewählten Codewortes anzeigenden Digitalsignals verglichen wird, wobei die Verknüpfungsschaltung ferner dann, wenn die bisherige Digitalsummenvariation nicht dem vorgegebenen Wert gleich ist, das höchstwertige Bit des Digitalsignals, das die gegenwärtige Digitalsummenvariation wiedergibt, dem Vergleicher (401) zuführt
4. Vorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Codierschaltung eine Verknüpfungsschaltung (101 bis 104) aufweist die mit dem Eingang (D0 bis Dj; Do bis Dj) und der Wählscbaltung (40) verbunden ist und das vorliegende zu codierende n-Bit-Informationswort und ein höchstwertiges Bit [Qi) des die bisherige Digitalsummenvariation wiedergebenden Digitalsignals empfängt, um das vorliegende n-Bit-Informationswort so, wie es ist, hindurchzulassen, wenn das höchstwertige Bit einen ersten Logikzustand besitzt, und um die jeweiligen Bits des /7-Bit-Informationswortes zu invertieren, wenn das höchstwertige Bit einen zweiten Logikzustand besitzt, wobei das höchstwertige Bit als das (n + l)-te Bit verwendet wird, wobei gilt m = &eegr; + 1.
5.Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß das vorliegende n-Bit-Informationswort als bitparalleles Wort vorliegt und daß die Verknüpfungsschaltung (10c bis 104) durch &eegr; Exklusiv-ODER-Glieder gebildet ist.
6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Codierschaltup.g eine Fühlerschaltung (411, 415) aufweist, die mit dem Eingang (Da bis Dj; Do bis D;) verbunden ist zum Erfassen, wenn mindestens eine vorgegebene Anzahl der Bits in dem vorliegenden n-Bit-Informationswort alle einen bestimmten Logikzustand zeigen, und zum Invertieren des höchstwertigen Bits (SJ, das der Verknüpfungsschaltung (104 bis 104) bei einer solchen Erfassung zugeführt wird.
7. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Wählschaltung einen Vergleicher (401) aufweist, der mit der Disparitätsberechnungsschaltung (30) und der DSV-Bestimmungsschaltung (50) verbunden ist zum Vergleichen einer Wiedergabe (X)) der Disparität des vorläufig gewählten Codewortes mit einer Wiedergabe (Qi) der bisherigen Digitalsummenvariation zur Bestimmung, ob die vorliegende Digitalsummenvariation verringert wird, wenn das vorlaufig gewählte Codewort tatsächlich gewählt wird, und zum Erzeugen des Wählsignals (Ss) als Anzeige hierfür, und
daß die Codierschaltung (10, 20) eine Verknüpfungsschaltung (101 bis 104) aufweist, die mit dem Eingang (Do bis D3, Do bis Di) und der Wählschaltung (40) verbunden ist und das vorliegende zu codierende Informationswort und das Wählsignal (SJ empfängt, um das vorliegende n-Bit-Informationswort unverändert hindurchzulassen, wenn das
Wählsignal (Sj einen ersten Wert ("0") besitzt, und die jeweiligen Bits des /i-Bit-Informationswortes zu invertieren sind, wenn das Wählsignal (Ss) einen zweiten Wert ("1") besitzt, wobei das Wählsignal (SJ und das vorliegende n-Bit-Informationswort in Kombination als das ausgewählte m- Bit-Code wort zu verwenden ist
8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, da" m = (&eegr; -&tgr; 1) und daß das Wählsignal (SJ das höchstwertige Bit des gewählten /n-Bit-Codeworts bildet.
9. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß m &mdash; (n + 2) und daß das Wählsignal (SJ und eine invertierte Form davon die beiden höchstwertigen Bits des gewählten /n-Bit-Codeworts bilden.
10. Vorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß eine Modifizierschaltung (304 bis 306; 322 bis 324; 304 bis 307) mit der Disparitätsberechnungsschaltung (30) und der Wähischaliung (40) verbunden ist zum selektiven Modifizieren des die Disparität des vor'äufig gewählten Codewortes anzeigenden Digitalsignals abhängig vom Wählsignal (Ss), wobei das selektiv modifizierte Digitalsignal die Disparität des gewählten Codeworts wiedergibt.
11. Vorrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Disparitätsberechnungsschaltung aufweist:
eine mit dem Eingang (Da bis Dy, Do bis Di) verbundene Schaltung (301,302), die die Anzahl der Bits in dem vorliegenden /i-Bit-Informatiönswort bestimmt, die einen vorgegebenen Logikzustand zeigen, und
eine Rechenschaltung (303), die mit dieser Schaltung (301, 302) verbunden ist und die bestimmte Anzahl verdoppelt und davon m subtrahiert zur Erzeugung des Digitalsignals, das die Disparität des gewählten m-Bit-Codeworts wiedergibt.
12. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet,
daß die Wählschaltung einen Vergleich«-(401) aufweist, der mit der Disparitätsberechnungsschaltung (30) und der DSV-Bestimmungsschaltung (50) verbunden ist und Bits vergleicht, die die Polarität aes die bisherige Digitalsummenvariation wiedergebenden Digitalsignals und des das vorläufig gewählte Codewort wiedergebenden Digitabignais anzeigen, und
daß die Modifizierschaltung einen Inverter (402, 306) aufweist, der mit der Wählschaltung (40) und der Disparitätsberechnungsschaltung (30) verbunden ist und alle bis auf das niedrigstwertige Bit des Digitalsignals- invertiert, daß die Disparität anzeigt, wenn die verglichenen Bits gleich sind.
13. Vorrichtung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet,
daß mehrere Sätze von Verknüpfungsgliedern (A bis D, A bis £, bis L; 315, 316 bis 321) jeweils mit dem Eingang (Dq bis Di; Da bis Di) verbunden sind, daß jeder Satz mit ausgewählten der Bits des vorliegenden n-Bit-Informationswort beaufschlagt ist, daß jedes Verknüpfungsglied in einem jeweiligen Satz erfaßt, wenn ein entsprechendes n-Bit-lnformationswoi't empfangen ist, und
daß mehrere Ausgangsschaltungen (M. N, O; 323, 324) bestimmten dir mehreren Vcrknüpfungsglieder zueeordnet sind zur Abgabe entsprechender Ausgangssignale, wenn ausgewählte n-Bit-lnformationsworte empfangen sind, wodurch eine Digitalsignaiwiedergabe der Disparität des ausgewählten /n-Bit-Code worts erzeugt ist, wobei diese Digitalsignalwiedergabe aus den Ausgangssignalen zusammengesetzt ist, die von den mehreren Ausgangsschaltungen abgegeben sind.
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