DE2801468A1 - Dekodierschaltung fuer digitale signale - Google Patents

Description

PATENTANWÄLTE )

DIETRICH LEWINSKY H-iNZ-JOACHlM HU3ER
REINER PRIETSCH MÖNCHEN 21 GOTTHARDSTR.81 13.1.1978

1O.O76-V/N1 Thomson-CSP, Bl. Haussmann 173, F-75OO8 Paris (Prankreich)

"Dekodierschaltung für digitale Signale"

Priorität: 14. Januar 1977, 77 01067, Prankreich

Die Erfindung betrifft eine Dekodierschaltung für digitale Signale, die insbesondere für ein Datenübertragungssystem bestimmt ist.

Die Technik der Datenübertragung erfordert eine digitale Umsetzung der zu übertragenden Information. Wenn die Ursprungsinformation nicht digital, sondern analog vorliegt, wird sie einer vorbereitenden Verarbeitung durch Abtasten, Digitalisieren und Kodieren unterzogen, um die gewünschte Digitalform zu erhalten. Die Information wird folglich in eine Folge von Symbolen übersetzt die aus einem Alphabet mit zwei Elementen ausgewählt sind, welche Elemente durch die Ziffern "0" und "1" gegeben sind. Eine direkte Kodierung kann beispielsweise durch Verwenden der NRZ-Kodierung erhalten werden, die unter der englischen Bezeichnung "fullbaud" bekannt 1st. Es kann auch mit Phasenumtastkodlerung oder Manchester-Kodierung gearbeitet werden. Das so erhaltene digitale Modulationssignal wird im allgemeinen mit einer Trägerwelle übertragen, wobei die Trägerwelle in gleicher Weise wie bei der übertragung von Analogsignalen moduliert wird. Beim Empfang besteht das Ziel der Demodulation darin, zu bestimmen, welcher der möglichen Araplituden-JPrequenz- oder Phasenzuständeder Trägerwelle ausgesendet wurde. Die Demodulations- oder Dekodierschaltung ist in Abhängigkeit von der beim Senden vorgenommenen Kodierung -2-

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aufgebaut und das Taktsignal,das dazu gedient hat, die Taktfolge festzulegen, muß zur Gewinnung der Symbole "1" und "0" der Infor mation wieder hergestellt werden.

Die meist gebräuchlichen Demodulationstechniken sind: die kohärente Demodulation, bei der ein Oszillator auf der Empfängerseite, der mit dem Oszillator auf der Sendeseite synchronisiert ist, das Phasenreferenzsignal liefert, und die Demodulation durch Multiplikation des Eingangssignals mit der Referenzwelle erfolgt;

die Differentialdemodulation, bei der das empfangene Signal, verzögert um die Dauer eines Binärelements, als Phasenreferenz verwendet wird. Die Demodulation dekodiert direkt die Signalübergänge.

Gegenüber der Differentialdemodulation führt die kohärente Demodulation zu besseren Über^agungsergebnissen. Zur Erzielung einer synchronen Zeitbasis wird eine Phasenverriegelungsschleife verwendet. Bei manchen Techniken enthält diese Schleife Digitali· sierschaltungen für den Phasenfehler.

Gemäß einer anderen Technik, die zur Dekodierung und Fehleridentifikation verwendet wird, wird das Signal mit einer Taktfolge in einem Schieberegister abgetastet, die größer und vorzugsweise doppelt so groß wie die Taktfolge der bits ist. Diese Technik ist insbesondere für phasenumgetastete Signale mit zwei Phasenlagen bestimmt (im englischen "digital diphase signal" genannt). Die registrierten Abtastwerte entsprechen mindestens zwei aufeinanderfolgenden bits und werden dadurch dekodiert, daß Torschaltungen verwendet werden, um die bit-Information zu erzeugen und eventuelle Fehler, die auf das Übertragungsrauschen zurückzuführen sind, zu ermitteln.

Der Erfindung liegt die Aufgabe zugrunde, eine Dekodierschaltung für digitale Binärsignale zu entwickeln, die eine digitale Phasenregelschleife aufweist, und sich folglich durch erhöhte Übertragungstreue auszeichnet, ohne daß empfängerseitig ein präzises Taktsignal erforderlich wäre. Die Dekodierschaltung

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soll insbesondere zur Verarbeitung von phasenumgetasteten Binär-j Signalen geeignet sein.

Gemäß einem Merkmal der Erfindung enthält die Dekodierschaltung i Abtastmittel, um das zu verarbeitende Binärsignal in der Form eines Zweiniveausignals regelmäßig im Rhythmus eines Taktimpuls-' generators abzutasten, wobei eine bestimmte Anzahl von n-Abtasfcwerten pro bit-Periode des Signals erhalten wird, Dekodiermittel für die durch die Abtastwerte im Laufe jeder bit-Periode dargestellte Binärkonfiguration, wobei ein Freigabesignal und ein Identifikationssignal für das bit "1" oder "0" erzeugt werden, wenn die Binärkonfiguration einer erwarteten Konfiguration entspricht, und einen Taktgeber zur Synchronisation des bits, das bei Vorliegen des Freigabesignals erzeugt wird und das eine konstante, vorbestimmte Phasenverschiebung relativ zur Taktfolge des bits des Signales aufweist.

Die Erfindung wird im folgenden anhand der in den Figuren schematisch dargestellten Ausführungsbeispiele näher erläutert. Es zeigt:

Figur 1 ein vereinfachtes Schaltbild einer Dekodierschaltung entsprechend der Erfindung;

Figuren 2 Diagramme von auszuwertenden Signalen, bis 4

TaktSignalen und Betriebssignalen;

Figur 5 eine weitere Ausführungsform einer

Schaltung ähnlich derjenigen in Figur 1;

Figur 6 ein Datenübertragungssystem mit einer

Zweidraht leitung und einer Dekodierschaltung nach der Erfindung.

Eine Schaltung gemäß der Erfindung führt eine regelmäßige Abtastung des zu dekodierenden Binärsignales durch, um eine bestiiunte Anzahl von Abtastwerten pro bit-Periode des Signales zu -k-

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erhalten. Die Abtastung erfolgt mit der Taktfolge eines Taktsignales der Periode Tl, die kleiner als die bit-Periode T des zu dekodierenden Signals SB ist. Die Dauer der Taktfolge H ist in Abhängigkeit der Anzahl der Abtastwerte bestimmt, die pro bit-Periode gewünscht werden. Die Konfiguration der Binärfolge, die durch die im Laufe einer bit-Periode des Signals ausgewählten Abtastwerte gegeben ist, ermöglicht die Peststellung, - durch entsprechende Dekodierung - ob es sich um ein bit "o" oder "1" handelt. Bei der Durchführung dieser Dekodierung wird auch dem Umstand Rechnung getragen, daß die durch die Abtastwerte gegebene Binärkonfiguration um einen gewissen Betrag in Bezug auf die

! Mittenposition der Periode verschoben sein kann.Darüber hinaus werden die verschobenen Konfigurationen dazu verwendet, ein

j Korrektursignal zu erzeugen, das dazu führt, daß die Abtastwerte

j der darauffolgenden Periode im wesentlichen zentriert sind.

Die Dekodierung erzeugt darüber hinaus ein Preigabesignal oder ! Erkennungssignal, das die Erzeugung eines Synchronisationstaktsignales H veranlaßt, wenn das bit erkannt wurde,und das die j Weiterleitung dieses Taktsignales unterbindet, für den Fall, daß das bit nicht erkannt wurde. Das Taktsignal H wird relativ zu demjenigen, das dazu gedient hat, die Taktfolge des Ausgangssignals zu bestimmen, phasenverschoben, so daß die Symbole ohne Zweideutigkeit identifiziert werden können.

Die wesentlichen Mittel zur Realisierung dieses Kodierverfahrens sind vereinfacht in Figur 1 dargestellt. Das Blockschaltbild der Figur 1 enthält einen Taktgeber H mit der Periode Tl, Abtastmittel 2, die ein zu dekodierendes Binärsignal S mit zwei Niveaus ("0" und "1") aufnfeiimeri und Dekodierungsmittel.

Die Dekodierungsmittel setzen sich aus einem Pufferspeicher 3 für die übertragung der Abtastwerte zum Zwecke ihrer Dekodierung, einer Dekodierschtltung 4, in der die verschiedenen zu erkennenden Konfigurationen gespeichert sind, und aus einer Steuerschaltung 5 zusammen, die ein Steuersignal Sl zur übertragung der Abtastwerte und ein Steuersignal S2 zu ihrer Dekodierung erzeugt Die Signale Sl und S2 werden nacheinander gegen das Ende der _,.

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Abtastung und vor dem Ende der betrachteten bit-Perlode geliefert. Am Ausgang S3 wird das Freigabesignal erzeugt, wenn ein bit "1" oder ein bit "0" durch Dekodierung erkannt worden ist. Die Ausgangssignale S¹J und S5 der Dekodierschaltung entsprechen jeweils der Identifikation eines bits "1" und eines bits ¹¹O". Sie können einer Zusatzschaltung 6 zugeführt werden, um ein Binärsignal M vom Typ NRZ wieder herzustellen. Das Ausgangssignal S6 stellt bei Anwesenheit des Freigabesignals S3 das bit-Taktsignal HM dar, das am Ausgang eines UND-Gliedes 7 gewonnen wird. Schließlich steuert das Korrektursignal S7 gegebenefalls eine zeitliche Vor- oder ttückverschiebung der Steuersignale Sl und S2 im Laufe der nachfol genden Periode. Die durch diese Schleife erzeugte Verschiebung entspricht einer Periode Tl der Taktfolge H. Der Block 8 stellt eine Verzögerungsschaltung dar, die die Synchronisation der Steuerschaltung 5 auf die Abtastung sicherstellt.

Die in Figur 2 gezeigten Signalformen stellen nacheinander folgendes dar: ein zu dekodierendes Signal S, das beispielsweise ein NRZ-Signal ist, von dem die ersten drei bits mit den Werten 1,0,1 dargestellt sind, das bit-Taktfolgesignal HB, das dem Signal S entspricht, ein Signal PS, das durch einen Impuls gebildet wird, dessen Anstiegsflanke beim Zeitpunkt to, nämlich dem Beginn des Signals S oder dem Anfang der zu dekodierenden Information,iliegt und dessen abfallende Flanke dem Ende des Signals S entspricht und für das geschrieben werden kann to + mT, wobei m die Zahl der durch das zu dekodierende Signal überdeckten bit-Perioden ist, ein Taktsignal H mit der Periode Tl = T/n zur Erzeugung von η Abtastwerten während der Periode T, wobei der erste Impuls des Takt signales H eine Verschiebung dtl in Bezug auf den Zeitpunkt to aufweist, wobei die Verschiebung dtl für den Fall der zeitlichen Koinzidenz zwischen den Signalen HB und H=O ist, sich jedoch im allgemeinen in dem Bereich zwischen 0 und T/n befindet. Das Signa PS⁺ entspricht einem Signal PS, das durch das Signal H synchronisiert ist und das dazu verwendet wird, verschiedene Schaltungen in den Ausgangszustand zu Beginn der Empfangsdauer zurückzuverset zen.

Mit den Ausgangssignalen Sk für das bit "1" und S5 für das ^_

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bit "O" kann unter Zuhilfenahme des hergestellten bit-Synchronisationssignals HM die Symbole "1" und "0" der Information identifiziert werden. Im folgenden wird anhand der Figuren 3 und 5 der Fall eines phasenumgetasteten Signals SB, das auch als Manchester-Kode bezeichnet wird, behandelt. Die Information wird aurch das Signal SB der Figur 3 gegeben. Der Phasenumtastkode ist besonders interessant, da keine Gleichkomponente übertragen werden muß, was unter Umständen störend ist. Die beiden Symbole "0" und "1" werden durch die Phasen 0 und TX eines Rechtecksignales mit der Periode T dargestellt, die gleich der bit-Periode ist. Im Lichte der folgenden Beschreibung wird ersichtlich, aaß die Erfindung gegebenenfalls auf einen anderen Binärkode in ähnlicher Weise angewendet werden kann. Die in Figur 3 dargestellte Information

j SB ist aus Gründen der Einfachheit auf acht bits beschränkt. Sie besteht aus einem ersten Teil, aer sich vom Zeitpunkt to bis zum

. Zeitpunkt to + 3T erstreckt und der ein Vorsignal von der Dauer

■ 3T darstellt. Dieses Vorsignal enthält in der Praxis verschiedene ' Informationen und insbesondere einen Synchronisationskode, um empfängerseitig das bit-Synchronisationssignal wieder herstellen zu können.

Das Vorsignal enthält hier nur den Synchronisationskode,und der

■ Teil nach dem Zeitpunkt to + 3T, also nach dem Ende des Vorsignals j stellt die eigentliche Information dar, die in dem betrachteten Fall durch die Binärfolge 10111001 gegeben ist, die durch Phasen- ; umtastung kodiert ist.

Das Phasenumtastsignal besitzt drei Signalhöhen, nämlich die Signalhöhe 0, die der Abwesenheit von Information entspricht, die j Signalhöhe +A und die Signalhöhe -A während der Informationsüber- ! mittlung mit aen entsprechenden übergängen. Da die durchschnittliehe Spannung Null ist, eignet sich dieser Kode besonders gut ! für übertragung der Information durch eine Zweidrahtleitung.

Der aargestellte Informationskode wird in dem gewählten Beispiel durch das bit "1" gegeben, das durch Phasenumtastung kodiert ist und auf die Dauer von 3T ausgedehnt ist.

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Das Signal SB kann nicht direkt in einer digitalen Verarbeitungsschaltung mit Binärlogik verarbeitet werden, da es drei Niveaus, . nämlich +A, 0 und -A besitzt, dieses Dreiniveausignal kann mit hilfe einer Zusatzschaltung 9 (Figur 1) in ein Zweiniveausignal umgewandelt weraen. Die Umwandlung kann einen doppelten Schwellwertvergleich enthalten, mit dem die Signale S una S¹ der Figur 31 erhalten werden. Das Signal S entspricht dem oberen Teil des Phasenumtastsignales SB und das Signal S' entspricht dem unteren umgekehrten Teil. Durch eine Addition der Signale S und S' wird ein Impuls PS von der Dauer der Information erhalten. Mit Hilfe von Kippschaltungen wird das Signal PS in ein Signal PS⁺ umgewandelt, das synchron mit dem Taktsignal h (Figur 2) ist. Die Signals S und PS⁺ werden zur Dekodierung anstelle des Signals SB verwendet.

Die Dekodierschaltung liefert ein Informationssignal M und ein Taktinformationssignal HM oder bit-Synchronisationssignal, so daß mit Hilfe der Anstiegsflanken dieses Taktsignals mit Sicherheit aus dem Signal M die Symbole "0" und "1" der Information gewonnen werden können.

Um eine korrekte Sequenz zu erhalten, verwendet die Dekodierschaltung ein empfängerseitiges Taktsignal H, dessen Frequenz das n-fache der Frequenz l/T des Signals S ist. Die Bestimmung dieses Taktsignals erfordert keine besonders große Präzision und läßt eine relativ große Toleranz zu, die beispielsweise für den Falln=8 .+ 10% betragen kann. Das Taktsignal H besteht aus Rechtecksignalen, wie dies in Figur h dargestellt ist.

Die Abtastschaltung besteht aus einem 8-bit-Dekodierregister 15 (Figur 5), das durch das Signal H zur Serien/Parallel-Umsetzung des Signales S (Figur 3) synchronisiert wird. Die Serien/Parallel-Umsetzung wird durch die Anstiegsflanken des Taktsignals h ausgelöst, denen die Abtastpunkte der 8 Abtastwerte des Signals S zu aufeinanderfolgenden, um jeweils T/8 verschobenen Zeitpunkten entsprechen.

Von diesen 8 Abtastwerten werden lediglich sechs weiterverwertet.g^

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- g . 280U68

Die Abtastwerte der Ordnung 1 und der Ordnung 8, die jeweils dem ersten Abtastwert und dem letzten entsprechen, werden eliminiert, da ein Fehler dadurch auftreten könnte, daß diese sichaif die vorausgegangene oder die nachfolgende Periode der Information beziehen, wenn die Phasenverschiebung dtl des Taktsignales H gegenüber demjenigen des bit-Taktsignales sich in der Nähe der Extremwerte O oder T/8 befindet. Es verbleiben folglich sechs Abtastwerte, die zur Kennung oder Nichtkennung des betrachteten bits verwendet werden.Je.nachdem, ob es sich um den Synchronisationsteil oder den Informationsteil handelt, weist das 6-bit-Wort, das durch sechs Abtastwerte gebildet wird, folgende Konfiguratio.-nen auf: für den ersten Teil des Synchronisationssignals zwischen to und tO + T ist das Wort 111111 ; für den zweiten Teil des Synchronisationssignals oder für ein bit, das dem Wert "1" der Information entspricht, ist die Binärkonfiguration 111000 ; für den dritten Teil des Synchronisationssignals ist die Konfiguration 000000 ; für ein bit "0" der Information ist schließlich die Konfiguration 000111. Wenn andere Kombinationen auftreten, kann daraus geschlossen werden, daß es sich um eine schlechte Modulation handelt, die die entsprechende Dekodierung unterbindet oder daß die Synchronisation des Taktsignales H in Bezug auf das zu dekodierende Signal S schlecht ist. Die Phase des Analysetaktsignals H wird automatisch nachgeregelt, bis die Schaltung eine der vorhergenannten, bereits im ,voraus bekannten Konfigurationen registriert.

Das Schieberegister 15 wird auf die Anstiegsflanke des Signals H und das Signal PS auf das Signal H synchronisiert. Die anderen Schaltungen werden auf die abfallenden Planken des Signals K synchronisiert, da der Tatsache Rechnung getragen werden muß, daß Zeitverschiebungen zur Ausführung von aufeinanderfolgenden Operationen durch die verschiedenen Schaltkreise zwangsläufig vorhanden sind. Insbesondere gilt dies für einen Is4baren Synchrondezimalzähler 16, der in der Lage ist, für verschiedene Betriebszustände bis 7, 8 oder 9 zu zählen. Die Verzögerung wird durch Invertierung des Signals H bei 32 erzielt. Der Zähler 16 wird folglich durch das Komplementärsignal H, also mit einer Verschiebung -Q-

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T/l6 gegenüber dem Taktsignal H synchronisiert.

Sobald das Vorliegen des Signals PS⁺ festgestellt wird, gelangt dieses Signal an den Freigabeeingang des Zählers 16 (LOAD-Eingang), wodurch der Zähler ausgelöst wird. Beim siebten Zählfichritt werden sechs Abtastwerte, die theoretisch im Zentrum der bit-Periode liegen, durch Übertragung an einen Pufferspeicher bei Eintreffen des Steuersignals Sl analysiert. Die Dekodierung wird in der darauffolgenden Taktperiode H durch das Signal S2 gesteuert. Wenn der Synchronisationskode nicht erkannt wird, unterbindet der Dekoder die weitere Dekodierung. Er enthält einen programmierbaren Speicher 18 und eine Dekodierschaltung 19 mit vier Ausgängen SDO, SDl bis SD3. Diese Ausgänge befinden sich normalerweise im Zustand "1" und sie gehen für die folgenden Dekodierungen in den Zustand "0" über: SDl, wenn die erste Synchronisationsperiode vorliegt und dann das bit "0" der Information folgt, SD2, wenn die zweite Synchronisationsperiode vorliegt und dann das bit "1" der Information folgt, SD3 für die dritte Synchronisationsperiode, SDO mSngelhafte Synchronisation oder Nichtidentifikation des Synchro-bits oder der Information.

Wenn der Synchronisationskode erkannt ist, wird die Nachricht untersucht. Die Erkennung des Kodes schließt ein, daß die drei ersten Dekodierungen die Signale an den Ausgängen SDl, SD2, und SD3 in dieser Reihenfolge erscheinen lassen. Wenn diese Reihenfolge nicht eingehalten wird, oder wenn SDO vorliegt, oder wenn bei der vierten Dekodierung der Synchronisationskode nicht immer erkannt wird, wird die Dekodierung bis zur nächsten Nachricht unterbrochen.

Bei Erkennen des Synchronisationskodes werden drei D-Flip-Flops 20, 21 und 22, ein Zähler 23 mit der Kapazität H und Torschaltungen 2k bis 27 in Gang gesetzt. Die Ausgangssignale SDl bis SD3 gelangen an den Takteingang (Block) der Kippschaltungen 20 bis 22. Der Q-Ausgang der Kippschaltung 20 ist im Auslöseeingang (Clear) der Kippschaltung 21 verbunden, In gleicher Weise sind die Kippschaltungen 21 und 22 geschaltet. Der Ausgang Q der dritten Kippschaltung liefert die erkannte Synchro-Information_.«_c

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SlO. Dieses Signal gelangt zum Speicher 18, um von diesem Moment an ausschließlich die Erkennung der Konfigurationen für die bits "ο" und "1" der Nachricht zu steuern. Es gelangt gleichermaßen an einen aus zwei NAND-Gliedern 28 und 29 bestehenden Flip-Flop und bewirkt, daß der Ausgang S3 der Schaltung 28 vom Zustand "O" in den Zustand "1" übergeht.

Mit dem Synchronisationsimpuls PS⁺ wird der Zähler 23 zum Zeitpunkt tO über das NAND-Glied 24 und über die Kippschaltung 20 sowie über die ODER-Glieder 25 bis 27 ausgelöst. Die Zustandsänderung der Kippschaltung 20 führt zu einer Zustandsänderung der Kippschaltung 21 und diese zu einer Zustandsänderung der Kippschaltung 22. Durch das Signal S2, d.h. zwischen der achten und letzten Abtastung einer Periode und der ersten Abtastung der darauffolgenden Periode wird das Zählen des Zählers 23 auf den Wert 4 gesteuert. Das Ausgangssignal SDO oder das Signal SIl des Zählers nach Erreichen des Wertes 4 oder das Ausgangssignal SlO der Kippschaltung 22 verursacht das Zurückkippen der Schaltungen 20, 21 und 22 bis zur folgenden Nachricht. Der Q-Ausgang der Kippschaltung 22 steuert über die Torschaltung 24 das Anhalten des Zählers 23 bis zur nächstfolgenden Nachricht. Nach Identifika tion der Synchronisierung liefert die Schaltung 19 an ihrem Ausgang SD3 kein weiteres Signal. Nur die Ausgänge SDl und SD2, die jeweils den Ausgängen S4 und S5 der Schaltung nach der Figur 1 entsprechen, liefern Identifikationssignale für die bits "I" und ι "0". Ebenso liefert der Ausgang SDO gegebenfalls Signale.

Die Schaltung 16 ist ein ladbarer Synchrondezimalzähler, d.h.

daß die Zustandsänderung bei der Anstiegsflanke des Taktimpulses ■ H ausgelöst wird und daß die Zählung nach Belieben zwischen 1 und j 10 gewählt werden kann, je nachdem, mit welchem Wert der Zähler |vor seiner Freigabe beladen ist: der Zähler 16 ist normalerweise durch die Ausgangssignale S7 = 0 und S8 = 1 auf 2 geladen. Der !Ausgang S6 geht in den Zustand "1" über, wenn das Ergebnis 4, j beim dritten Zählschritt, erreicht ist. Das Signal S6 liefert über das UND-Glied 30 das Signal HM, wenn das Freigabesignal S3 !gleich "1" ist. Der Ausgang Sl geht in den Zustand "1" über, wenn

!das Ergebnis 8 erzielt ist, d.h. beim dritten Zählschritt_t -11-

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und steuert die übertragung der in den ersten sechs Stufen des Registers 15 gespeicherten Werte in den Pufferspeicher 17. Es : handelt sich folglich um sechs Abtastwerte der Ordnung 2 bis 7 für die betrachtete bit-Periode. Beim achten Zählschritt, der dem! Zustand "9" des Zählers entspricht, erscheint das Signal S2 am ■ Überlaufausgang (Carry) des Zählers 16. Dieses Signal S2 steuert ! die Dekodierung in 19 und die Zählung in 23 und zwar während der ^: Erkennungsphase der Synchronisation. Es gelangt darüber hinaus mit geeigneter Polarität an den Freigabeeingang (Load) des Zählers 16. Zur ersten Auslösung durch das Signal PS⁺ wird eine Torschaltung 31 verwendet.

Wie aus Figur 1 ersichtlich, können die Ausgangssignale S^ und S5 an eine Kippschaltung gelangen, um ein binäres NRZ-Signal zu liefern, das der Nachricht S entspricht. Eine andere Lösungsmöglichkeit besteht darin, daß das Ausgangssignal des Registers verwendet wird und dieses an einen D-Flip-Flop 33 gelangt, der

eine neunte Stufe darstellt und das Signal H liefert, das dem Signal der ersten Stufe des Registers 15, verschoben um eine Periode T, entspricht. Wie es darüber hinaus aus Figur 4 ersichtlich ist, eilt die Anstiegsflanke des Taktsignals HM um 3 T/16 dem übergang des betrachteten bits voraus, das sich in dem Signal M wiederfindet. Das Signal HM gestattet folglich das direkte Lesen des bit-Symboles "1" oder "O" des Phasenumtastkodes.

In Anbetracht der Tatsache, daß die Taktfrequenz H nicht exakt gleich dem η-fachen von l/T der Emission ist und/oder nicht bleibt, können wiederholt Verschiebungen auftreten, die dazu führen, daß die Konfigurationen 111000 (bit "1") und 000111 (bit "0") nicht mehr erkannt werden. Für ein bit "1" Wind die Binärkonfiguration 111100 oder 110000,,Ie nach der Richtung der Verschiebung. Für ein bit "0" wird sie 000011 oder 001111: Um diese Dezentrierung der Abtastwerte zu korrigieren, ist der Speicher 19 so programmiert, daß er gleichermaßen die vier eben genannten Konfigurationen erkennen kann und an den Dekodierer entsprechend die Identifikationssignale für das bit "1" oder das bit "0" liefert. Die Ausgangssignale S7 und S8 werden darüber hinaus verwendet, um die Phase in der folgenden Weise zu verriegeln: bei Vorliegen der -12-

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Konfigurationen llOOOO oder OOllll geht der Ausgang S7 in den Zustand "1" über und der Ausgang S8 behält den Zustand "1" bei, so daß der Zähler 16 auf 3 geladen wird. Bei Vorliegen der Konfigurationen 111100 und 000011 geht der Ausgang S7 in den Zustand "1" und der Ausgang S8 in den Zustand "0", wodurch der Zähler auf 1 geladen wird. Im ersten Fall ist das Taktsignal H relativ zu dem bit-Taktsignal des Signals S verzögert und der Zähler wird auf 7 anstatt auf 8 zählen. Im zweiten Fall eilt das Taktsignal H dem modulierten Signal voraus und der Zähler wird bis auf 9 zählen. In beiden Fällen führt die Regelschleife zu einer Wiederherstellung der Phasenbeziehung, so daß im wesentlichen Koinzidenz zwischen den bit-Takt^und dem Takt H erhalten und folglich die zentrierten Werte 111000 und 000111 erhalten werden.

Es bleibt zu bemerken, daß die Korrektur sich auf das Signal HM auswirkt und daß die Verschiebung zwischen diesem und dem Signal M (Figur 4) erhalten bleibt.

Die anhand der Figuren 3 bis 5 beschriebene Dekodierschaltung ist mit Hilfe von integrierten logischen Schaltkreisen realisiert, f die insbesondere in Abhängigkeit der Anwendungsfrequenz n/T j gewählt werden. Beispielsweise ist es möglich, bei 16 MHz mit ! gewöhnlichen TTL-Schaltungen zu arbeiten. Bei einer Ausführungsform gemäß Figur 5 können.die Hauptschaltkreise aus einem Speicher "HARRIS" HM 7611, einem Dekoder "TEXAS" SN 74155, einem Pufferspeicher "TEXAS" SN 7417²I, einem ladbaren Synchronzähler mit der Kapazität 10 "TEXAS" SN 74162, einem 8-bit-Register "TEXAS" 74164 und D-Flip-Flops "TEXAS" SN 7474.bestehen.

Je größer die Zahl η der Abtastwerte gewählt wird, umso besser wird die Synchronisierung des empfängerseitigen Taktsignales und folglich die Zuverlässigkeit des Gerätes. Hingegen wächst mit steigendem η die Kompliziertheit der Schaltung. Folglich muß bei der Realisierung ein Kompromiß getroffen werden.

Die Schaltung kann mit der Analyse von n-Abtastwerten in jeder Periode arbeiten. Die Zahl der in dem programmierbaren Speicher 18 gespeicherten Konfigurationen wird jedoch viel größer -13-

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Bein, da durch die letzten Abtastwerte bei der Koinzidenz mit Signalübergängen eine Zweideutigkeit entsteht. Aufgrund dieser Zweideutigkeit kann der kleinste Wert für den Parameter η nicht kleiner als 3 sein. Drei Abtastwerte führen zur geringsten Synchronisierungspräzision. Die letzten Abtastwerte geben des weiteren kaum Aufschluß über die Synchronisierung des Taktsignals und es besteht folglich kein Interesse, diese zu verwenden, selbst dann nicht, wenn ein einfacher NRZ-Kode vorliegt.

Es muß auch in Betracht gezogen werden, daß die Dekodierschaltung auch für andere Binärkodes als den phasenumgetasteten Kode verwendet werden kann. Es ist stets möglich, ein Signal SB,das binärkodiert ist, in ein Signal S mit zwei Niveaus und einem Impuls PS umzuformen, wie dies anhand von Figur 3 erläutert wurde. Die Schaltungen werden in Abhängigkeit der zu identifizierenden Konfigurationen und der Übergangspositionen in dem Signal S gewählt. Darüber hinaus wird die Dekodierschaltung durch den vorgesehenen Synchronisationskode bestimmt, wobei beachtet wird, daß dieser auf eine ganze Anzahl von bit-Perioden verteilt ist.

Die Steuerung der empfängerseitigen Taktsynchronisation und die Vor- oder Zurückverschiebung des Taktes um eine Periode T/n, um gegebenenfalls die exakte Synchronfeation wiederherzustellen, gestattet es, daß einerseits eine empfängerseitige Zeitbasis (1, Figur 1) von mittlerer Präzision verwendet wird, deren Frequenz von der Größenordnung von T/n mit einer relativ großen Toleranz von beispielsweise +_ 10 % ist j und daß gleichermaßen, jedoch in geringerem Ausmaß, auf eine besonders große Präzision des bit-Taktes senderseitlg verzichtet werden kann.

Figur 6 zeigt ein Datenübertragungssystem. Ein Sender 40 liefert das kodierte Signal SB mit der bit-Taktfolge HB, die durch einen Taktgeber 4l bestimmt wird. Das Signal SB wird durch eine Zweidraht leitung 42 an ein Modem 47, das mit einer Dekodierschaltung gemäß der Erfindung ausgerüstet 1st, übertragen. Das Modem enthält einen Eingangstransformator 43, einen Umsetzer 44 zur Erzeugung der Signale S und PS und die Dekodierschaltung 45 mit -14-

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ihrem Taktgeber 46. Die Signale M und HM werden an eine angeschlossene Auswerteschaltung, beispielsweise einen Mikroprozessor, übertragen.

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Claims (9)

Patentansprüche:

1. Dekodierschaltung für digitale Signale, die eine Abtastschaltung mit einem Schieberegister, das auf eine Taktfolge gleich einem Vielfachen der bit-Folge l/T synchronisiert ist und das eine bestimmte Anzahl von aufeinanderfolgenden Abtastwerten des digitalen 2-Niveau-Binärsignals aufnimmt, und Dekodiermittfel enthält, die logische Torschaltungen verwenden und das dekodierte Signal mit der Taktfrequenz der bit-Polge liefern und Übertragungsfehler feststellen, dadurch gekennzeichnet, daß die Abtastschaltung einen Taktimpulsgenerator (1) enthält, der ein Taktsignal H von der Periode T/n erzeugt, um ein Schieberegister (2,15) zu synchronisieren und in dieses eine Anzahl η von mindestens drei Abtastwerten pro bit-Periode einzulesen, daß die Dekodiermittel eine Identifikationsschaltung (4, 18) zur Identifikation des aus den n, während einer bit-Periode eingelesenen Abtastwerten bestehenden Binärsignals unter den erwarteten Binärkonfigurationen enthält, die bei jeder Identifikation ein Preigabesignal (S3) und ein bit-Identifikationssignal (bit "1": S4, bit "0": S5) erzeugt und daß eine Steuerung (5, S7, S8, S6) für die Phasenverschiebung zwischen dem Taktsignal (H) und der bit-Polge (HB) des Binärsignals (S) vorhanden i_st > um die Abtastung auf jede bit-Periode des Binärsignals zu zentrieren, und daß ein Generator (7, 30) zur Erzeugung eines bit-Taktsignales, das bei Vorhandensein des Preigabesignals geliefert wird, __?_

vorgesehen ist.

2. Dekodierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Phasensteuerung (5) eine Rückverschiebung der Abtastung erzeugt, sobald die Phase eine?Periode (Tl = T/n) dem Taktsignal vorauseilt oder nachhinkt.

3- Dekodierschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das bit-Taktsignal (HM) eine hestimmte Phasenverschiebung zur Taktperiode T/n, relativ nahe zum bit-Taktsignal (HB) des Binärsignales (S) aufweist.

i|. Dekodierschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Abtastschaltungen zur Dekodierung η - 2k Abtastwerte auswählen, wobei die k ersten und die k letzten Abtastwerte unterdrückt werden und k vorzugsweise den Wert 1 annimmt.

5. Dekodierschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß sie einen Pufferspeicher (3, 17) zur Parallelübertragung der in das Schieberegister (2, 15) eingelesenen Abtastwerte und einen programmierbaren Speicher aufweist, der die durch die übertragenen Abtastwerte dargestellte Binärkonfiguration identifiziert und in Kombination mit der Dekodierschaltung (4, 19) ein Identifikationssignal für das bit "lⁿ (S4) oder für das bit "O" (S5) oder eines Fehlersignals (SDO) entsprechend den vorliegenden Fällen erzeugt, und '. daß eine Steuerschaltung (5» 16) vorhanden ist, die periodisch die übertragung in den Pufferspeicher (3) und die Dekodierung steuert.

6. Dekodierschaltung nach den Ansprüchen 2 bis 5» dadurch gekennzeichnet, daß die Steuerschaltung aus einem ladbaren Synchronzähler (16) besteht, der ein Steuersignal (Sl) für die übertragung normalerweise zwischen dem Zeitpunkt der (n -l)-ten Abtastung und der η-ten Abtastung und ein Steuersignal (S2) für die Dekodierung normalerweise zwischen dem Zeitpunkt der η-ten und der ersten Abtastung der folgenden bit-Periode -3-

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liefert, daß der programmierbare Speicher ein Informationssignal (S7, S8) zur Ladung des Zählers (16) in Abhängigkeit der Phasenablage liefert und eine Verschiebung um eine Taktperiode T/n der Steuersignale in positiver oder negativer Richtung je nabh Art der Phasenablage erzeugt.

7. Dekodierschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Identifikationssignale für das bit "1" und das bit "0" an eine Kippschaltung (6) gelangen, von der ein NRZ-Endsignal erhalten wird.

8. Dekodierschaltung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß das Preigabesignal an ein UND-Glied (7, 30) mit zwei Eingängen gelangt, da» von dem ladbaren Synchronzähler (16) ein Signal (S6) erhält, sobald eine bestimmte Anzahl Taktperioden gezählt ist.

9. Datenübertragungssystem mit einer Deködierschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Taktimpulsgenerator ein Taktsignal erzeugt, dessen Frequenz sich zwischen 0,9 T/H bis 1,1 T/n ändern kann.

lO.Datenübertragungssystem mit einem Sender, der ein phasenumgetastetes Signal (SB) aussendet, mit einer Zweidrahtleitung zur übertragung des Signals und mit mindestens einer Dekodierschaltung nach einem der Ansprüche 1 bis 8.

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