DE2227704C3 - Datenübertragungssystem - Google Patents

Description

Die Erfindung betrifft ein Datenübertragungssystem mit einem Sender und einem Empfänger für Signale aus einer Folge von fehlerüberwachten Daten-Codeworten, einer Fehlerfeststelleinrichtung und einer Synchronisationseinrichtung im Empfänger zur Feststellung, ob ein empfangenes Signal einem vom Sender ausgesandten Wort oder benachbarten Teilen von zwei aufeinanderfolgenden Worten entspricht.

Datenübertragungssysteme dieser Art sind bekannt und können auf verschiedene Weise ausgelegt werden. In vielen Fällen wird die Fehlerfeststellung auf den Eigenschaften von binären zyklischen Codes aufgebaut. Diese Codes sind z. B. in »Error-correcting codes« von W. W. Peterson, »MIT Press and John Wiley & Sons«, 1961, beschrieben. Der Vorteil derartiger zyklischer Codes ist, daß die zusätzlichen Prüf-Bits schon durch die Verwendung eines sogenannten Rückkopplungs-Schieberegisters bestimmt werden können, das mit einer Vielzahl von modulo 2-Addierschaltungen aufgebaut ist. Die modulo 2-Teilung des empfangenen Polynom-Codes kann im Empfänger ebenfalls mit Hilfe dieses Rückkopplungs-Schieberegisters ausgeführt werden. Da jedes Wort in einem binären zyklischen Code eine zyklische Vertauschung von einigen anderen Wortteilen

des Codes ist, sind diese Worte besonders anfällig auf Synchronisationsverlust Es ist daher wichtig, den Sender und den Empfänger mit Synchronisationsmitteln auszurüsten, so daß die empfangenen Bits richtig zur Bildung von Worten zusammengestellt werden und nicht der Endteil eines Wortes mit einem Anfangsteil des nächsten Wortes. Es gibt verschiedene Möglichkeiten dies zu erreichen. Man kann z, B, eine besondere Folge von Bits zwischen aufeinanderfolgenden Worten verwenden, wie z. B. in der GB-PS 10 13 054 gezeigt ist, wobei der Synchronisationsblock durch abwechselnd aufeinanderfolgende binäre »1« und »0« gebildet wird. Wenn man nicht auf ein binäres Übertragungsschema beschränkt ist, kann ein drittes oder weitere Signale, die für die Informationsübertragung nicht verwendet werden, zur richtigen Phaseneinstellung reserviert werden. Es sind auch schon vollständige Theorien für sogenannte »kommafreie« Codes abgeleitet worden, die die Eigenschaft haben, daß zwei sich überlappende Codeworte nie ein neues Codewort ergeben. Solche Codes sind z. B. in »IEEE Transactions on Information Theory« Band IT-12, April 1966, Seiten 135 - J 42, in dem Artikel »Codes with Synchronization Capability« von R. A. Scholtz beschrieben worden.

Die zur Verfugung stehenden Techniken zur Feststellung der richtigen Phasenlage der Daten-Bits leiden jedoch darunter, daß dafür eine beachtliche Anzahl von zusätzlichen Bits benötigt wird, die nur zur Vermeidung des Synchronisationsverlustes der Worte verwendet werden. Bei Datenübertragungssystemen mit großer Übertragungsgeschwindigkeit ist dies kein wesentlicher Nachteil und mindestens ein Teil der vorgeschlagenen Lösungen ergeben befriedigende Ergebnisse. Wenn jedoch zur Lösung der Wort-Synchronisation eine sehr große Anzahl von zusätzlichen Bits benötigt werden und wenn die zur Verfügung stehende Bandbreite nur eine kleine Übertragungsgeschwindigkeit für die Daten zuläßt, dann stellt die Verwendung von Synchronisations-Bits eine große Schwierigkeit dar. In vielen Ländern gibt es zahlreiche Einsatzfälle, wo Daten mit einer relativ kleinen Geschwindigkeit, z. B. 1200 Baud, für Fernsteuerung oder andere Signalverfahren übertragen werden. In manchen Bereichen benötigt zumindest der Teilnehmer ein Datenübertragungssystem, das nur mit 50 Baud arbeiten kann, da die zur Verfügung stehenden übertragungsmittel keine höhere Geschwindigkeit zulassen.

Es ist Aufgabe der Erfindung, bei einem Datenübertragungssystem der eingangs erwähnten Art mit einfachen Mitteln den Virlust der Wort-Synchronisation festzustellen, wobei gleichzeitig die Anwendung einer verhältnismäßig großen Anzahl von zusätzlichen Synchronisations-Bits vermieden wird. Außerdem soll nach dem Verlust der Synchronisation automatisch die Synchronisation wiederhergestellt werden.

Dies wird bei einem eingangs erwähnten Datenübertragungssystem dadurch erreicht, daß der Empfänger einen vom Sender unabhängigen Taktgeber enthält, der einen Signalzähler steuert, daß über logische Schaltmittel das Zählergebnis eines Zählers, der die Datensignale für jedes Wort abzählt, bestimmt wird, wenn die Fehlerfeststelleinrichtung ermittelt hat, daß ein Satz von aufeinanderfolgenden Signalen, die der Anzahl der Datensignale in den Daten-Codeworten entspricht, eine vorgegebene Bedingung erfüllt, daß Speichermittel vorgesehen sind um festzuhalten, daß der Satz der aufeinanderfolgenden Signale diese Bedingung erfüllt, aber das Zählergebnis dieses Zählers kleiner ist als die Anzahl der Signale in einem Codewort, und daß dieser Zähler in eine vorgegebene Ausgangsstellung zurßckg?- steJlt wird, wenn mindestens ein weiterer erfolgreicher Schaltvorgang der Fehlerfeststelleinrichtung mit dem

Nichterreichen der Zählerendstellung zusammenfällt Auf diese Weise ist es z. B, möglich, Codeworte mit 31 Bits zu verwenden, bei denen nur das erste Bit (stets eine binäre »1«) und das letzte Bit (stets eine binäre »0«) vorbestimmte Bits zur Einhaltung der Synchronisation

ίο sind. Die übrigen Bits sind Informations-Bits und Prüf-Bits zur Fehlerfeststellung, d.h. es werden zyklische Codes verwendet Die Wiederherstellung der Synchronisation erfolgt dabei innerhalb von zwei Codeworten und es kann gezeigt werden, daß die Wahrscheinlichkeit der Herstellung einer falschen Synchronisation des Daten-Bit-Zählers für praktische Anwendung sehr klein ist Bei einem solchen System ist die Wahrscheinlichkeit bei einer unrichtigen Synchronisation für den Empfang eines falschen Codewortes durch einen Wert gegeben, der der Quadratwurzel aus der Wahrscheinlichkeit für eine falsche Synchronisation entspricht

Nach einer weiteren Ausgestaltung werden zyklische Codes in der Weise verwendet, die besonders vorteilhaft zur Reduzierung der Möglichkeit des Ausfalls der Wort-Synchronisation sind. Normalerweise wird der Rest bei der modulo 2-Teilung eines zyklischen Codes gleich Null gewählt Dies ist die Bedingung, die im Empfänger als Prüfung auf Übertragungsfehler festgestellt werden muß. In der US-PS 33 98 400 ist bereits ausgeführt, daß es in Verbindung mit dem Wunsch Synchronisationsfehler zu vermeiden vorteilhaft ist, daß die aufgenommenen Codes nicht alle einen Rest Null sondern einen bestimmten, von Null verschiedenen Rest aufweisen. Dieser Rest wird nach einer weiteren Ausgestaltung des neuen Übertragungssystems von Null verschieden ausgelegt und zwar so, daß er besonders vom Standpunkt der Wort-Synchronisation aus günstig ist. Dabei wird bevorzugt ein Barker- oder ein Williard-Code für den gemeinsamen Rest bevorzugt. Der Barker-Code ist für seine Synchronisationseigenschaft bekannt und es wurde nun experimentell festgestellt, daß die Anwendung eines solchen Codes für den Rest anstelle eines klassischen Codes mit dem Rest Null eine zusätzliche Sicherheit gegen Synchronisationsverlust bringt Der Barker-Code ist in »The Microwave Journal«, Februar 1967, Seiten 63 bis 67, in dem Artikel »Pulse sequences with good autocorrelation properties« von R. H. Pettit beschrieben. Die Ableitung von solchen Barker-Codes basiert auf idealen Überlegungen. Diese Codes sind jedoch in der Anzahl beschränkt, es gibt z. B. keine Codes mit 6, 8 oder 9 Stellen. Viele geeignete Codes sind von M. W. Williard iii einem technischen Bericht »Optimum code patterns for PCM synchronization« in »Dynatronics«, Inc., Orlando, Florida, Oktober 1960, vorgeschlagen worden.

Bei einem 6-stelligen Williard-Code kann der Rest

durch »001011« gegeben sein. Wenn im Empfänger ein solcher konstante- Rest erhalten wird, dann wird bei Codeworten mit 31 Bits, bei denen das erste Bit stets eine »1« und das letzte Bit stets eine »0« ist, nach der Berechnung der 6 Prüf-Bits für die 24 Informations-Bits, um die 30 Bits im Sender zu bekommen, der konstante Code »101001« zu diesen 30 Bits addiert.

Nach einer weitern Ausgestaltung steuern getrennte Taktimpuls-Quellen im Sender und im Empfänger den Fluß der Bits- Jedes Wort mit 31 Bits ist mit der Rückstellung der Taktimpuls-Quelle im Empfänger

verbunden, um den Bit-Synchronismus sicherzustellen. Die Wort-Synchronisation wird mit Hilfe eines Bit-Zählers ausgeführt Wenn eine Folge von 31 Bits eine vorgegebene Bedingung für die zyklischen Codeworie erfüllt, der Zähler aber noch nicht seine Endstellung erreicht hat, d. h. das Ende des Wortes noch nicht anzeigt, dann wird diese Tatsache gespeichert. Wenn die nächste Serie von 31 Bits gleiche Bedingungen ergibt, dann wird der Bit-Zähler zurückgestellt und wenn diesmal eine erfolgreiche Prüfung den Zähler in der Endstellung vorfindet, dann wird das nächste Wort richtig aufgenommen.

Die Erfindung wird anhand eines in den Zeichnungen dargestellten Ausführungsbeispiels näher erläutert, wobei die F i g. 2 rechts und die F i g. 3 und 4 unten an die F i g. 1 anschließen. In der Gesamtheit stellen sie die Synchronisationsmittel des Empfängers dar und im

F i g. 1 ein Eingangsschieberegister, das die Daten-Bits vom Sender aufnimmt, und einen Zähler, der in Verbindung mit einem erneuten Umlauf der Daten-Bits in diesem Schieberegister verwendet wird,

F i g. 2 logische Schaltmittel, die bei der Wiederherstellung der Synchronisation im Empfänger nach dem Verlust der Synchronisation arbeiten,

F i g. 3 ein Rückkopplungs-Schieberegister, Mittel zur Erzeugung von Taktimpulsen und einen Daten-Bit-Zähler, und

Fig.4 den Ausgangsdatenspeicher mit weiteren logischen Schaltmitteln.

Das Synchronisationssystem, das im Empfänger untergebracht und in den Fig. 1 bis 4 dargestellt ist, empfängt die Daten von dem Sender 77? über den Übertragungskanal TC. Die Daten liegen in der Form von binären Bits vor, die ohne Abstand aufeinanderfolgen und ohne getrennte Synchronisationssignale übertragen werden. Bei der Übertragung von aufeinanderfolgenden gleichen Bits tritt also keine Änderung im Signalpegel am Ausgang des Datenkanals TC auf. Im Sender TR wird die Dauer jedes Bits durch einen Oszillator oder Taktgeber (nicht gezeigt), vorzugsweise mit einem Quarzoszillator mit einer Frequenz von 76,8 kHz abgemessen. Da ein Datenkanal für 1200 Baud betrachtet wird, wird die genaue Frequenz des Quarzoszilllators durch einen 6-stufigen Binärzähler, der einen Divisionsfaktor von 2⁶ = 64 erzeugt, so geteilt, daß der Ausgang dieses Zählers (nicht gezeigt) eine Frequenz von 1200 Hz liefert. Dementsprechend ist die Dauer eines »0«- oder »!«-Bits in der Größenordnung von 833 \istc Ein derartiger Quarzgenerator kann eine Genauigkeit von ±0,4% haben, so daß bei einem Wort mit 31 Bits die Toleranz über das gesamte Wort ±0,12 Bit beträgt Dies bedeutet, daß bei der einmaligen Durchführung der Bit-Synchronisation pro Wort der Fehler vernachlässigt werden kann. Das Empfangssystem kann daher wie der Sender mit einem Taktgeber ausgerüstet werden.

Um die Bits bei 1200 Baud zu synchronisieren ist es notwendig, auch eine Synchronisation zwischen den Worten zu haben. Die Blöcke von Codes sind so zusammenzufassen, daß das erste Bit jedes Wortes auch als solches erkannt wird. Dies wird durch den zu beschreibenden Stromkreis erreicht Um eine derartige Phasensynchronisation durchführen zu können, werden zwei von den 31 Bits stets in vorbestimmter Weise gewählt Das erste Bit ist immer eine »1« und das letzte Bit immer eine »0«.

Treten keine Übertragungsfehler zwischen zwei

Worten auf, dann ist dementsprechend stets eine Änderung im Signalpegel am Ausgang dss Übertragungskanals TC Am Ausgang des Ubcrtragungskanals ist ein Empfänger angeschaltet, der beim Übergang von ; »0« auf »I« auf dem Übertragungskanal TC ein Rückstellsignal erzeugt. Dieses Rückstellsignal wird zur Rückstellung eines Digital-Teilers DIV und eines Bit-Zählers BC(V i g. 3) verwendet Der Stromkreis, der auf den Signalübergang von »0«

in auf »I« am Ausgang des Übertragungskanals TC anspricht, ist in F i g. 3 gezeigt Mit Hilfe der UND-Schaltung A 23 wird ein solches Signal in einen zweistufigen Binärzähler CT, dessen beide S'ufen die »0«-Lage einnehmen, eingegeben. Dies ist zu Bi ginn des

r> Empfangs der Fall und demzufolge liefert der »!«-Ausgang von FD ein Signal beim Feststellen des ersten Überganges von »0« auf »1« auf dem

MKArtrraniincVoUona j TCt DiSSSr AiiS^Sil^Sini^ijlS ^!fd

dem Bit-Zähler BC zugeführt um diesen in seine

:ii Stellung »0« einzustellen. Zum gleichen Zweck wird dieser Impuls auch dem Digital-Teiler DIV zugeführt, der mit fünf bistabilen Stufen als Zähler mit 64 Stellungen aufgebaut ist. Auf diese Weise wird bei jedem durch FD erzeugten Impuls sowohl BC als auch

r> DlV in die Stellung »0« zurückgestellt Der Zähler mil 64 Stellungen wird durch den hochgenauen Quarzoszillator OrC, der ähnlich dem in TR ist gesteuert Dieser Quarzoszillator liefert an der Klemme CL3 Taktimpulse mit einer Frequenz von 76,8 kHz, so daß nach jeder

jo Serie von 64 Impulsen der Digital-Teiler DIV in seine Stellung »0« zurückkehrt, nachdem er alle seine anderen 63 Stellungen durchlaufen hat

Um sicherzustellen, daß der durch FB erzeugte Ausgangsimpuls eine geeignete Länge aufweist und daß

r, ein solcher Impuls nur zu Beginn jedes Wortes von 31 Bits auftritt, sind weitere logische Schaltmittel vorgesehen, die durch die an CL 3 auftretenden Taktimpulse gesteuert werden. Der erste Impuls an CL 3, der vom Oszillator OSC nach dem Auftreten des Ausgangsim pulses von FD erzeugt wird, passiert die UND-Schal tung A 24 und gelangt über deren Ausgang auf den Eingang des zweistufigen Binärzählers CT, der daraufhin von »00« auf »01« eingestellt wird. Der folgende Taktimpuls auf CL 3, der in derselben Art abgeleitet

4-, wird, stellt den Binärzähler CT auf »01« ein und der dritte Taktimpuls führt zur Zählersteilung »11«, so daß ein Taktimpuls auf CL 3 nun die UND-Schaltung A 25 passieren kann, um FD in die »0«-Lage zurückzustellen, wobei das Ausgangssignal zur Rückstellung von SCund

5n Dl^abgeleitet wird.

Der Teiler ist dafür vorgesehen, zwei Serien von Impulsen mit der Übertragungsgeschwindigkeit, d.h. 1200 Baud, abzugeben. Diese Impulsserien CLX und CL 2 sind in Gegenphase zueinander. Wie gezeigt ist werden diese Impulse an dem »OVc- und dem »1 «-Ausgang der fünften Stufe des fünfstufigen Binärzählers abgegeben, der den Teiler D/Vbfldet Ein Impuls CLX trifft dabei mit den Übergängen zwischen den empfangenen Bits zusammen, während ein Impuls CL 2 in die Mitte eines Bitintervalls fällt und daher zur Auswertung des empfangenen Bits verwendet werden kann, ohne dabei durch die nicht idealen Flanken bei den »0«- »!«-Übergängen bzw. den »1«- »OK-Übergängen beeinflußt zu sein. In die Ausgänge dieser fünften Stufe können geeignete Impulsformer und Impulsmeßkreise eingeschaltet werden, um Impulse CLX und CL2 mit definierter Länge zu bekommen. Da die Impulse CL 3 entsprechend der Frequenz von 763 kHz eine Dauer

von 13 μ$60 haben, beträgt die Dauer der Impulse CL 1 und CL 2 jeweils 26 μβεο. Ihre Periode ist jedoch entsprechend der Übertragungsgeschwindigkeit von 1200 Baud 833 μδύα

In den Zeichnungen sind wettere Klemmen CL i, CLl und CL3 gezeigt, die alle den Ausgängen entsprechen, welche durch den Teiler DIV und den Oszilb *or O5Cgebildet werden.

Zur Rückstellung des zweistufigen Binärzählers CTm seine Stellung »00« ist eine weitere UND-Schaltung A 26 vorgesehen. Diese Rückstellung erfolgt durch einen Impuls CL 2, wenn der Bit-Zähler BC seine Stellung 30, d. h. seine letzte Stellung, erreicht hat. Dadurch wird verhindert, daß FD einen Ausgangsimpuls zur Rückstellung von DIV und BC abgibt, mit Ausnahme beim Übergang von »0« auf »I« zu Beginn eines jeden Wortes. Dies bedeutet, daß nach jedem Wort DIV erneut synchronisiert wird, so daß die ρΐησηησς pru/ähnlp Frpnnpri7tnlpran7

tors OSCdurchaus annehmbar ist, da die Bit-Synchronisation sichergestellt ist.

Die übrigen Teile des Stromkreises, die zur Wort-Synchronisation vorgesehen sind, um sicherzustellen, daß jedes erste Bit eines jeden Wortes von 31 Bits richtig erkannt wird, werden nun nachfolgend beschrieben. Es muß dazu noch bemerkt werden, daß durch an sich bekannte Mittel (nicht gezeigt) zu Beginn des Betriebs alle Speichereinrichtungen des Empfangssynchronisationssystems in die »O«-Lage eingestellt werden.

Zu den bereits erwähnten Zählern enthält die Speichereinrichtung mit vielen Speicherplätzen das Eingangsregister IR, das als Schieberegister ausgebildet ist und den Eingangsstrom von Daten aufnimmt. Der Schiebezähler SC hat wie das Schieberegister IR, 31 Stellungen und wird zur Steuerung des erneuten Umlaufes der im Schieberegister IR enthaltenen Information mit einer höheren, durch die Taktimpulse auf CL 3 bestimmten Geschwindigkeit verwendet. Das Teiler Schieberegister DR ist eine übliche 6-stufige Einrichtung, wie sie in Verbindung mit der Vergleichsprüfung bei zyklischen Codes verwendet wird. Schließlich ist OR der Ausgangspufferspeicher, in dem die richtige und verglichene Information aus dem Schieberegister IR nach der erfolgreichen Prüfung der Synchronisationsvorgänge gespeichert wird. Dies bedeutet, daß nur 22 Speicherplätze für ein Wort aus 31 Bits bereitgestellt werden müssen.

Neben diesen Speichereinrichtungen mit vielen Speicherplätzen sind zusätzlich acht bistabile Einrichtungen im Synchronisationsstromkreis enthalten, von denen FA, FB und FCstets durch die Vorderflanke eines Triggerimpulses umgesteuert werden. Die bistabilen Einrichtungen FM und FR werden dagegen stets durch die Rückflanke eines Eingangsimpulses umgesteuert Dies trifft auch für die bistabilen Einrichtungen FN, FP und FT zu, die durch die Vorderflanke eines Eingangsimpulses in die »O«-Lage gestellt werden.

Die übrigen Elemente des Stromkreises sind im wesentlichen UND-Schaltungen, die alle mit A bezeichnet sind, ODER-Schaltungen, die alle mit O bezeichnet sind, logische Inverter, die alle mit /bezeichnet sind, und exklusive ODER-Schaltungen, die durch einen Kreis mit einem eingetragenen Pluszeichen gekennzeichnet sind (Polynom-Teilerschieberegister DR).

Der Daten-Eingangsstrom gelangt auf einen Eingang der UND-Schaltung A 1, die durch FNm die »0«-Lage gesteuert wird und die normalerweise zu Beginn des Betriebes enisperrt ist. Vom Ausgang der UND-Schaltung A I gelangen die Signale über die ODER-Schaltung 01 auf den Eingang des Schieberegisters IR.
Beginnt man mit dem ersten Wort aus 31 Bits, dann

; werden alle der Reihe nach einlaufenden Bits ohne Unterbrechung in das Eingangsschieberegister IR gegeben, beginnend bei der Stufe 30 und fortlaufend weitergeschaltet zur Stufe 0. Wenn ein Wort aus 31 Bits vollständig im Schieberegister IR eingespeichert ist,

ίο dann befindet sich das erste Bit, welches stets eine »1« ist. in der 0-ten Stufe, während das letzte Bit. welches stets eine »0« ist, in der 30sten Stufe gespeichert ist. In den übrigen Stufen sind die dazwischenliegenden Bits enthalten, von denen die Bits 1 bis 3 Funktions-Bits sind,

ΙΊ das Bit 4 das von den Funktions-Bits abhängige Paritäts-Bit ist, die Bits 5 bis 10 eine 6stellige Adresse darstellen, die Bits 11 bis 23 die Informationen beinhalten und schließlich die Bits 24 bis 29 die 6

; O'iar7rn:7illa- S'.euer-Bi'.S darstelle™ Oipsp .¹StPiIPr-RiK sind ans Hpn

jii verbleibenden Bits dafür vorgesehen, einen zyklischen Code mit 31 Bits zu erhalten, der 6 Prüf-Bits aus diesen 31 Bits enthält. Dieser zyklische Code wird durch ein Polynom abgeleitet, welches das Produkt von zwei einfachen Polynomen ist,d. h.(l + x) ■ (1 + x² + x⁵). In

ji Verbindung mit zyklischen Codes mit Fehlererkennung wird auf den Artikel von W. W. Peterson und D. T. Brown in »Proceedings of the IRE« vom Januar 1961, Seiten 228 bis 235, verwiesen. Nach der darin abgeleiteten Theorie erlaubt das besondere erwähnte

in Polynom die Erzeugung eines zyklischen Codes, bei dem jede ungerade Zahl von Fehlern festgestellt werden kann. Außerdem können zwei beliebige Fehler, jede Kombination von zwei Störungen über zwei Längen und jede Störung über eine Länge von 6 oder weniger

si Längen festgestellt werden. Zusätzlich lasser, sich (2⁵—1) von 2⁵ Störungen mit einer Länge von 7 und (2⁶— 1) von 2⁶ Störungen mit einer Länge größer als 7 feststellen.
Die Anfangs-Bits werden in das Eingangsschieberegi-

JIi ster IR eingegeben. Gleichzeitig steuern die Impulse CL1, die von DlV erzeugt und im Rhythmus der Eineangs-Bits sind, den Bit-Zähler BC. Wenn dieser Zähler von seiner Ausgangsstellung 0 die Stellung 4 erreicht hat, dann stellt in der Mitte des folgenden

-ii Bitintervalls der Taktimpuls CL2 die bistabile Einrichtung FR in die »1«-Lage und mit dem nächsten Taktimpuls CL 2 wieder in die »0«-Lage. Da der Ausgang des Inverters /1 ein »1 «-Signal an die UND-Schaltung A2 abgibt, wenn ein Bit »1« in der

Vi Stufe 26 des Schieberegisters IR ist, gibt der Paritätsprüfstromkreis PCX ein »1 «-Signal an seinem Ausgang ab, wenn dieser Übereinstimmung mit den Bits in den Stufen 27 bis 30 feststellt Alle vier Eingänge der UND-Schaltung A 2 führen nun ein »!«-Signal, so daß diese ein Ausgangssignal zur Umsteuerung der bistabilen Einrichtung FA in die »1 «-Lage abgibt

Es muß dazu bemerkt werden, daß diese Umsteuerung immer dann auftritt wenn in den Stufen 26 bis 30 des Schieberegisters IR eine entsprechende Kombination von Bits gespeichert ist und FR in der »1«-Lage ist sowie der Ausgang des Inverters /1 eine »1« führt Ist diese Bedingung erfüllt dann wird FA in die »1«-Lage versetzt um anzuzeigen, daß die 5 Bits in den Stufen 26 bis 30 von IR mit den ersten fünf Bits eines Codewortes übereinstimmen.

Ein ähnlicher Paritätsprüfstromkreis PC2 ist den Stufen 1 bis 4 des Schieberegisters IR zugeordnet und die UND-Schaltung A 3 erfüllt die analoge Funktion wie

die UND-Schaltung A 2. Diese UND-Schaltung /4 3 ist vom Ausgang des Paritätsprüfstromkreises PCI und zusätzlich von den Stufen 0 und 30 des Schieberebisters IR gesteuert. Da die Stufe 30 über den Inverter /2 auf die UND-Schaltung A 3 führt, kann diese feststellen, daß das erste Bit des Wortes eine »1« und das letzte Bit des Wortes eine »0« ist. Der Ausgang der UND-Schaltung /4 3 liefert ein »!«-Signal und da FAi noch in der »0«-Lage ist, liefert die UND-Schaltung -4 4 ein Ausgangssignal an den »!«-Eingang von FN und ' demzufolge wird der nächste Impuls CL 3 die bistabile Einrichtung FNdurch seine Rückflanke in die »1«-Lage einstellen.

Es muß beachtet werden, daß die Verschiebung im Register /flbeim Auftreten der Rückflanke der Impulse CL 2 vorgenommen wird, die IR über die ODER-Schaltung O 2 steuern. Dies ist in dem Augenblick der Fall, in dem A 4 ein Ausgangssignai abgibt. Eine erste Wirkung beim Übergang von FN in die »!«-Lage ist, daß A 1 gesperrt wird und demzufolge kann keine Störbedingung auf dem Übertragungskanal TC den Zustand des Schieberegisters IR mehr beeinflussen. Nach dem Übergang von FN in die »1«-Lage beginnt ein Vergleichsvorgang mit einer hohen Geschwindigkeit (Impulse CL 3) bevor das nächste Bit in der Stufe 30 von IR gespeichert wird. Die bistabile Einrichtung FN wurde durch die Rückflanke des nächsten Taktimpulses CL 3, der dem Impuls CL 2 folgt, in die »1«-Lage eingestellt. Der zweite Taktimpulse CL 3, der dem Ende des Impulses CL 2 folgt, kann dann die UND-Schaltung A 5 passieren und FMm die »1«-L.age umsteuern.

Daher sind FN und FM in die »!«-Lage versetzt, wenn nach der Abgabe eines Ausgangssignals von A 3 zwei Taktimpulse CL3 aufgetreten sind. Die UND-Schaltung A 6 gibt ein Ausgangssignal ab, das die schnellen Impulse CL 3 auf das Eingangsschieberegister IR gelangen läßt, um einen Vergleichsvorgang mit den darin gespeicherten 31 Bits durchzuführen. Dazu wird die UND-Schaltung -4 7 entsperrt, so daß die ODER-Schaltung O 2, die vorher die Impulse CL 2 gesperrt hat,

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Schieberegister IR weiterzuschalten.

Die Tatsache, daß A 6 ein »1 «-Signal liefert, bedeutet gleichzeitig, daß der Inverter /1 die UND-Schaltung A 2 nicht mehr ansteuert. Die Taktimpulse CL 3, die als Fortschalteimpulse dem Schieberegister IR zugeführt werden, werden zusätzlich vom Ausgang der UND-Schaltung A 7 zur Steuerung des Schiebezählers SC verwendet, der dafür Sorge trägt, daß genau 31 schnelle Taktimpulse CL 3 dem Schieberegister IR zugeführt werden. Diese 31 schnellen Taktimpulse CL 3 werden in ähnlicher Weise auch dem Teiler-Schieberegister DR zugeführt, das dazu verwendet wird, den Code polynomisch zu teilen, um herauszufinden ob der Rest zufriedenstellend ist Da die Informations-Bits im Schieberegister IR mit der Geschwindigkeit der schnellen Taktimpulse CL 3 weitergeschaltet werden, wird ein erneuter Umlauf dieser Bits über die UND-Schaltung Λ 8 vorgenommen, die aufgrund der »1«-Lage von FNentsperrt worden ist Die am Ausgang von A 8 auftretenden Daten-Bits werden nicht nur dem Eingang des Schieberegisters IR über 01 zugeführt sondern werden auch dem Teiler-Schieberegister DR zur Berechnung des Restes eingegeben.

Dies erfolgt über die exklusive ODER-Schaltung XOR 1 am Eingang der Stufe Ft des Schieberegisters DR. Dieses Schieberegister DR hat 6 Stufen und dementsprechend 6 bistabile Einrichtungen Fl bis F6 mit Rücksicht auf die 6 Steuer-Bits aus der Gesamtheit von 31 Bits. Der Aufbau dieses Polynom-Teiler-Schieberegisters DR ist in an sich bekannter Weise ausgeführt. Am Eingang einer bistabilen Einrichtung, z.B. Fl, ist

eine exklusive ODER-Schaltung, z. B. XOR1, um diese mit dem Ausgang der vorhergehenden Einrichtung zu koppeln. Lediglich die Einrichtung F5 ist direkt mit der vorhergehenden Einrichtungen F4 verbunden. Der Ausgang der Einrichtung F6 bildet den zweiten

ο Eingang für alle fünf exklusiven ODER-Schaltungen XOR 1 bis XOR 4 und XOR 6.

Es ist vorteilhaft, wenn nicht ein Rest Null als Prüfziffer, sondern ein 6 Bit-Code mit einem von Null verschiedenen Wert verwendet wird, und zwar insbe-

> sondere eine Code, der für die Synchronisation geeigne; ist, z. B. »001011«. Wie man errechnen kann, erfordert ein vom Wert Null verschiedener Rest »001011«, daß

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Demzufolge wird nach einem vollen wiederholten

^pii Umlauf der 31 Bits durch das Schieberegister IR nicht auf das Vorliegen der Stellung 0 im Teiler-Schieberegister DR, sondern auf den Code »001011« geprüft, was den Einsatz der logischen Inverter /3, /5 und /6 an den zugeordneten Ausgängen der bistabilen Einrichtungen

υ F3, F5 und F6 erklärt. Die Ausgänge dieser drei Inverter führen zu einer UND-Schaltung A 9, die auch durch die Ausgänge der bistabilen Einrichtungen Fl, F2 und F4, und zwar direkt gesteuert wird.

Nachdem das Schieberegister IR 31 mal weiterge-

jii schaltet worden ist, nimmt der Schiebezähler SC seine 31ste Stellung ein, d. h. die Stufe 30. Diese Stufe gibt ein Ausgangssignal auf den »0«-Eingang von FN. FN wird in die »0«-Lage zurückgestellt und da FM noch in der »1«-Lage steht, gibt die UND-Schaltung A 10 ein

J"> Ausgangssignal ab, das das Ende des Vergleichsvorganges anzeigt. Dies schließt ein, daß, wenn der Inhalt des Teiler-Schieberegisters DR den richtigen Synchronisationsrest »001011« enthält, der 7te Eingang von /4 9 ebenfalls ein »!«-Signal führt und demzufolge auch ein

4i) solches Signal am Ausgang abgibt.

rioc AucCTontjccianal vnn 4 Q wird einem der vier

Eingänge d°er XjND-Schaltung Λ 11 und den UND-Schaltungen A 20, Λ 12 und A 13 zugeführt, bei der UND-Schaltung A 13 über den Inverter /4.

ti Nimmt man zunächst an, daß der Bit-Zähler BC 31 Bits abgezählt hat, die vom Übertragungskanal TC dem Eingangsregister IR zugeführt worden sind, dann wird nach dem Empfang des 31sten Bits die Rückflanke des Taktimpulses CL 2 die bistabile Einrichtung FP in die

ίο »!«-Lage einstellen, was zur Ansteuerung der UND-Schaltung A 11 und zur zweiten und letzten Ansteuerung der UND-Schaltung A 13 führt Da der Bit-Zähler BC nach der Stellung 30 unmittelbar seine Stellung 0 einnimmt, bleibt FP für die Dauer eines Bits in der »1«-Lage. Dieses Bit beginnt und endet mit der Rückflanke des Impulses LC2, der in der Mitte eines Bits auftritt

Liegt kein Fehler vor, dann liefert -4 11 ein Ausgangssignai, da diese UND-Schaltung von FP ein

bo »1 «-Signal empfängt Ein »1 «-Signal am Ausgang von A 9 gibt an, daß der Teilerrest des Polynoms richtig ist Ein »1 «-Signal der Einrichtung FA, die nach der Bit-Prüfung in der »1«-Lage verblieben ist, und ein »!«-Signal von A3 geben an, daß die ersten fünf Bits

richtig sind und daß das 31ste Bit eine »0« ist Das Ausgangssignai von AU steuert die Übertragung der Nutz-Bits vom Register IR in den Ausgangspufferspeicher OR. Dies ist symbolisch durch die UND-Schaltung

A 14, die eine Vielzahl von solchen UND-Schaltungen jeweils zwischen einer Binärstufe von IR und einer entsprechenden Speicherzelle in OR umfaßt, und die stark ausgezogenen Linien dargestellt. Der Auogangspufferspeicher OR hat beispielsweise 22 Zellen, die über ί UND-Schaltungen A14 mit den Zellen von IR verbunden sind: 1 bis 3 (Funktion), 5 bis 10 (Adresse) und 11 bis 23 (Information). In der Zeit, in der das Ausgangssignal von AU die Einrichtung FB in die »!«-Lage umsteuert, erlaubt das Ausgangssignal von m A 15 das Passieren der in OR gespeicherten Information im Parallel- oder im Serienverfahren.

Wenn der Stellungszähler PC zum nächstenmal seine Stellung 0 einnimmt und FB in der »!«-Lage ist, dann kann die UND-Schaltung /4 16 nicht angesteuert r> werden und einen Impuls CL 1 an die Klemme FLT weiterleiten, was einen Fehler anzeigt.

Nimmt ΓΏΐϊΓΐ 2Π daß Häch de¹* ÄHcrahp pinps

Ausgangssignals von A 9, das den richtigen Rest im Teiler-SchieUeregister DR anzeigt, der Bit-Zähler BC -'" nicht in seiner Stellung 30 ist, dann ist auch FP nicht in die »1«-Lage umgesteuert. Dies kann dadurch auftreten, daß der Synchronismus verloren gegangen ist, so daß die Phase des Wortes im Eingangsschieberegister IR nicht mehr mit der Zählerstellung übereinstimmt, oder 2Ί daß digitale Codebedingungen durch Störungen abgezählt worden sind, so daß diese richtige Codebedingungen vortäuschen, obwohl das Fingangsschieberegister IR kein einziges Wort sondern nur komplementäre Teile von zwei benachbarten aufeinanderfolgenden in Worten gespeichert hat.

Um den Synchronismus wiederherzustellen, wird A Yl zusätzlich durch den Eingang der Empfangsschaltung, d. h. vom Ausgang des Übertragungskanals TC gesteuert. A Yl wird bei fehlendem Synchronismus vom r> Ausgangssignal von A 9 und dem Bit-Zähler BC, der nicht in seiner Stellung 30 ist, angesteuert. Wenn auf dem Übertragungskanal TC eine »1« auftritt, dann könnte dies dem ersten Bit eines Wortes entsprechen. A 12 gibt dann ein Ausgangssignal ab, das über die w ODER-Schaltung O3 auf den »1«-Eingang von FTund nicht auf den »O«-Eingang von FT gelangt, der ein Ausgangssignal von der UND-Schaltung A 20 empfängt. Die Einrichtung FT wird in die »1«-Lage eingestellt wenn auch A 10 einen Ausgangsimpuls an 4> FT abgibt. Die bistabile Einrichtung FN ist in der »O«-Lage, so daß bei der Rückflanke des Impulses CL 2, der die UND-Schaltung A 22 passiert, die Einrichtung FM in die »O«-Lage zurückgestellt wird.

Unabhängig davon, ob am Ausgang des Übertra- ίο gungskanals TC ein »1 «-Signal auftritt oder nicht auftritt cL h. ob FTin die »1«-Lage gestellt wird oder in der »O«-Lage bleibt, wird der Bit-Zähler BC beim nächsten Bit in seine Stellung 0 geschaltet Die Stufe 0 dieses Zählers Beliefert ein »!«-Eingangssignal an A 16 und da FB immer noch nicht in die »1«-Lage eingestellt ist, um die Übertragung und Weiterverwendung der in IR gespeicherten Information einzuleiten, passiert der nächste Impuls CL 1 die UND-Schaltung A 16 und erzeugt ein Ausgangssignal, das einen Fehler anzeigt Der Schaltzustand von FT gibt ein zusätzliches Kennzeichen zur Anzeige der Fehlerart

Wenn jedoch FT in die »1«-Lage gebracht ist und danach derselbe Vorgang wiederholt wird, dann ist es möglich, den Bit-Zähler BC automatisch wieder zu synchronisieren. Nimmt man an, daß der Rest »001011« durch A 9 wieder richtig erkannt wird und daß FP nicht in die »!«-Lage gebracht ist um anzuzeigen, daß db Synchronisation vorliegt, dann tritt am Ausgang des Übertragungskanals TC wieder eine »1« auf und die Wahrscheinlichkeit ist sehr groß, daß die nun in dem Eingangsschieberregister IR gespeicherte Nachricht in der richtigen Phasenlage ist.

Wenn für zwei aufeinanderfolgende Worte, die im Register IR gespeichert werden, kein Synchronismus festgestellt, durch A 9 ein befriedigender Vergleich gemacht wird und auf dem Übertragungskanal TC eine »1« auftritt, dann wird der Bit-Zähler BC wieder synchronisiert. Dies geschieht deswegen, weil A 12 für das zweite Wort ein Ausgangssignal liefert, FT bereits schon durch das erste Wort in die »1«-Lage gestellt ist, die UND-Schaltung A Yl von FT die »!«-Signale empfängt und A 10 die Ausgangssignale von A12 passieren läßt, um die bistabile Einrichtung FC in die »1«-Lage zu stellen. Dies bedeutet, daß der nächste Impuls CL 2 die UND-Schaltung A 18 passiert, so daß diese ein Rückstellsignal für den Zähler BC liefert, der damit in seine Stellung 0 versetzt und mit dem im Schieberegister IR gespeicherten Wort synchronisiert wird.

Es muß bemerkt werden, daß nach der Rückstellung von FM in die »0«-Lage das »O«-Ausgangssignal dieser Einrichtung als Rückstellsignal für die bistabilen Einrichtungen Fl bis F6 des Schieberegisters DR verwendet wird, welches auf diese Weise in die Stellung 0 zur Bereitstellung für eine neue Berechnung zurückgestellt wird.

Die folgenden Betrachtungen stellen eine Rechtfertigung für die hohe Wahrscheinlichkeit dar, daß diese Wiedersynchronisation des Bit-Zählers BC über die UND-Schaltung A 12, die bei zwei aufeinanderfolgenden Worten ein Ausgangssignal liefert, gemacht wird, da diese aufeinanderfolgenden Worte tatsächlich die gewünschten Worte mit der richtigen Phase und nicht vermischte benachbarte Worte sind.

Die Wahrscheinlichkeit, daß die Stufe 0 von IR in der »1«-Lage, die Stufe 30 in der »0«-Lage ist und PC2 ein Ausgangssignal liefert, das die Parität der Bits in den Stufen 1, 2, 3 und 4 von IR anzeigt, ist gleich 2~³ = 1/8. Mit anderen Worten, im Durchschnitt beginnt jedes 8te Wort einen Vergleichsvorgang. Die Wahrscheinlichkeit, daß der 6-Bit-Rest, der vom Teiler-Schieberegister DR geliefert wird, der richtige Rest »001011« ist, ist gleich 2-6 = 1/64, da dieser Rest 6 Stellen aufweist. Da jedes Wort 31 Bits aufweist und da die Prüfung auf diese Weise nach dem Empfang von beliebigen 31 Bits erfolgen kann, ist die Wahrscheinlichkeit, daß die Synchronisationsfolge mit einer Folge von 31 Bits festgestellt werden kann, daher

-sin* = ^!/l6-

Da auch die UND-Schaltung A 12 von dem Bit am Ausgang des Übertragungskanals TC gesteuert wird, ist die Chance 1 :2, daß dieses Bit eine »1« anzeigt was für das erste Bit des nächsten Wortes der Fall ist.

All dies bedeutet, daß bei fehlendem Synchronismus im Empfänger die Wahrscheinlichkeit daß A Yl ein Ausgangssignal zum Einstellen von FTin die »1«-Lagt abgibt, gleich

= i/32 = 2"⁵

2 χ 16

ist Da der Bit-Zähler BC nur beim Auftreten eines Ausgangssignals an A 12 für zwei aufeinanderfolgende

Worte in seine Stellung 0 zurückgestellt wird, ist die Wahrscheinlichkeit, daß BC zu einem anderen Zeitpunkt als zu Beginn eines Codewortes in die Stellung 0 zurückgestellt wird, gleich (2-ψ = 2-'°. Es ist also nur eine Chance von ungefähr 1 ; 1000 vorhanden, daß die Wiedersynchronisation des Bit-Zählers BC die auf die beschriebene Art und Weise erreicht wird, auf Zufallsbedingungen zurückzuführen ist, die A 12 zur Abgabe eines Ausgangssignals bei zwei aufeinanderfolgenden Worten veranlaßt haben, die obgleich sie nicht richtig in der Phase liegen, in dem Schieberegister IR gespeichert worden sind. In 2¹⁰—1 von 2¹⁰ Fällen entspricht diese Wiedersynchronisation von BC der Aufeinanderfolge von zwei in der Phase richtig liegenden Worten, die in IR zu der Zeit gespeichert is worden sind, in der befriedigende Prüfungen durchgeführt worden sind (mit Ausnahme der Stellung des Zählers 5CJl

Selbst dann, wenn die Wiedersynchronisation des Bit-Zählers BC auf Zufallsbedingungen beruht, d.h. wenn im Schieberegister keine phasenriehtigen Worte gespeichert sind, führt dies in keinem Fall zur Aufnahme eines Wortes, das in IR gespeichert ist Die Nutz-Bits können nicht zum Ausgangspufferspeicher OR übertragen werden, da FiTnicht in die »1 «-Lage gestellt worden ist, der Zähler BC nicht seine Stellung 30 einnimmt und A Yl kein Ausgangssignal geliefert hat Nur dann, wenn nach der Wiedersynchronisation von ÄCeine neue Serie von 31 Bits im Eingangsschieberegister IR gespeichert worden ist, d.h. eine vollständige und befriedigende Prüfung durchgeführt ist und der Zähler BC seine Stellung 30 einnimmt, wird das nächste Wort aufgenommen.

Wenn der Synchronismus nicht richtig ist, d.h. in einem von 1000 Fällen, ist die Wahrscheinlichkeit, daß eine Folge von 31 Bits fälschlicherweise als richtiges Wort angenommen werden, äußerst klein. Die Wahrscheinlichkeit, daß ein solches falsches Wort, das im Eingangsschieberegister IR gespeichert ist, fälschlicherweise angenommen wird, ist gleich dem Produkt von drei Wahrscheinlichkeiten. Die erste Wahrscheinlichkeit, die bereits erläutert ist, daß der Bit-Zähler BC zu einem anderen Zeitpunkt als am Anfang eines richtigen Wortes, wieder in seine Stellung 0 synchronisiert wird, ist gleich 2-'°, Die zweite Wahrscheinlichkeit betrifft die Bedingungen zur Einleitung des Prüfvorganges, Wie bereits erläutert, ist diese Wahrscheinlichkeit 2-³. Die dritte Wahrscheinlichkeit ist, daß der Rest »OOIOU« vom Teiler-Schieberegister DR richtig ist Diese Wahrscheinlichkeit ist für eine gleiche Wahrscheinlichkeit der Codeworte 2~⁶. Daraus ergibt sich eine Wahrscheinlichkeit von 2-'° χ 2~³ χ 2~⁶ = 2~¹⁹, d.h. ungefähr 2:1 000 000, daß in einem von ungefähr 1000 Fällen, wenn der Synchronismus nicht richtig ist, eine Folge von in IR gespeicherten 31 Bits fälschlicherweise als richtiges Wort angenommen wird.

Mit einfachen Mitteln ist daher ein sehr sicheres zyklisches Übertragungssystem geschaffen, das beim Verlust der Synchronisation eine schnelle Wiederherstellung ermöglicht und bei dem praktisch keine falschen Worte aufgenommen werden.

Es sind noch drei weitere UND-Schaltungen zu erläutern. Dies sind die Und-Schaltungcn A i9, A 20 und A 21, die alle für Rückstellungen verwendet werden. Ein Impuls CL 2 veranlaßt, daß A 19 ein Ausgangssignal zur Rückstellung von FA in die »0«-Lage abgibt, wenn der Bit-Zähler BC in der Stellung 0 ist und FPvorher in die »0«-Lage zurückgestellt worden ist Immer dann, wenn A 9 ein Ausgangssignal abgibt, das eine richtige Prüfung des Restes anzeigt, und wenn FPin die »!«-Lage gestellt ist, gibt A 20 ein Ausgangssignal zur Rückstellung von FT in die »0«-Lage ab. Die Rückstellung von FT ermöglicht das Passieren eines Impulses CL1 über A 21, um FC in die »O«-Lage einzustellen. Obwohl ein Serienverfahren zur Prüfung der Bits, die in IR gespeichert sind, kann auch ein Parallelverfahren zur Durchführung der gewünschten Vergleichsvorgänge angewendet werden. Dies kann z.B. mittels eines Rechners durchgeführt werden, der mehrere Datenübertragungen steuert.

Anstelle von zyklischen Codes können auch andere Codes z. B. verkürzte zyklische Codes mit einer reduzierten Anzahl von voranstehenden Bits, verwendet werden.

Hierzu 4 BUiII Zeichnungen

Claims (13)

Patentansprüche;

1. Datenübertragungssystem mit einem Sender und einem Empfänger für Signale aus einer Folge von fehlerOberwachten Daten-Codeworten, einer Fehlerfeststelleinrichtung und einer Synchronisationseinrichtung im Empfänger zur Feststellung, ob ein empfangenes Signal einem vom Sender ausgesandten Wort oder benachbarten Teilen von zwei aufeinanderfolgenden Worten entspricht, dadurch gekennzeichnet, daß der Empfänger einen vom Sender unabhängigen Taktgeber enthält, der einen Signalzähler steuert, daß Ober logische Schaltmittel das Zählergebnis eines Zählers, der die Datensignale für jedes Wort abzählt, bestimmt wird, wenn die Fehlerfeststelleinrichtung ermittelt hat, daß ein Satz von aufeinanderfolgenden Signalen, die der Anzahl der Datensignale in den Daten-Codeworten entspricht, eine vorgegebene Bedingung erfüllt, daß Speichermittel vorgesehen sind um festzuhalten, daß der Satz der aufeinanderfolgenden Signale diese Bedingung erfüllt, aber das Zählergebnis dieses Zählers kleiner ist als die Anzahl der Signale in einem Codewort, und daß dieser Zähler in eine vorgegebene Ausgangsstellung zurückgestellt wird, wenn mindestens ein weiterer erfolgreicher Schaltvorgang der Fehlerfeststelleinrichtung mit dem Nichterreichen der Zählerendstellung zusammenfällt

2. Datenü'c-2rtragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß der Empfänger einen Eingangsspeicher zur Aufnahme eines empfangenen Codewortes aufweist und daß über Steuermittel dieses Wort an einen Ausgangsstromkreis abgegeben wird, wenn die vorgegebene Bedingung erfüllt ist und der Zähler die Endstellung erreicht hat.

3. Datenübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Fehlerfeststelleinrichtung zweite Fehlerfeststellmittel zur Prüfung, daß ein Teil-Satz von Signalen, der in der Anzahl kleiner ist als die Gesamtzahl der Signale in einen; Wort, eine zweite vorgegebene Bedingung erfüllt, enthält und daß eine Prüfung, daß diese erste vorgegebene Bedingung von einer Folge von Signalen, die der Gesamtzahl der Signale entspricht, nur unter der Steuerung der zweiten Fehlerfeststellmittel ausgeführt wird, wenn diese die Erfüllung der zweiten vorgegebenen Bedingung feststellen.

4. Datenübertragungssystem nach Anspruch 1, w dadurch gekennzeichnet, daß das erste Bit eines Wortes einen binären Wert hat, der dem binären Wert des letzten Bits eines Wortes entgegengesetzt ist.

5. Datenübertragungssystem nach Anspruch 1, « dadurch gekennzeichnet, daß die Daten-Worte zyklische Codes sind.

6. Datenübertragungssystem nach Anspruch 5, dadurch gekennzeichnet, daß der Rest der Polynom-Teilung im Empfänger ein Barker- oder ein en Williard-Code ist.

7. Datenübertragungssystem nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß der Taktgeber im Empfänger einen Taktgenerator zur Steuerung eines Taktimpuls-Zählers aufweist, daß die Zeit zur t» Einstellung des Zählers in die Endstellung der Periode eines Daten-Bits entspricht, daß die Frequenzabweichung dieses Taktgenerators im Empfänger im Vergleich zur Frequenz des g bers im Sender so ist, daß ein Verlust der Daten-Bit-Synchronjsation durch die Rückstellung des Taktiropuls-Zählers in die Nullstellung vermieden ist, wenn ein empfangenes binäres Bit vom vorhergehenden Bjt abweicht

8. Datenübertragungssystem nach Anspruch 7, dadurch gekennzeichnet, daß die Stufen des Taktimpuls-Zählers Markierimpulse liefern, die mit den Bit-Übergängen gleich- und gegenphasig sind.

9. Datenübertragungssystem nach Anspruch 7, dadurch gekennzeichnet, daß die Rückstellung dieses Taktimpuls-Zählers auch über den Daten-Bit-Zähler gesteuert wird, so daß nur die Abweichung des ersten Bits eines Wortes vom letzten Bit des Wortes eine Rückstellung auslöst

10. Datenübertragungssystem nach Anspruch 2 bis 7, dadurch gekennzeichnet, daß der Eingangsspeicher durch ein Schieberegister gebildet ist, das unter der Steuerung der Taktimpulse einen vollständigen Umlauf ausführt, und daß diese Taktimpulse den Taktimpuls-Zähler für eine Zeit steuern, die kleiner ist als für den Empfang eines Daten-Bits vorgesehen ist, wobei die vorgegebene Bedingung in Reihe berechnet wird, d. h. ein Rückkopplungs-Schieberegister verwendet wird.

11. Datenübertiagungssystem nach Anspruch 3 bis 10, dadurch gekennzeichnet daß die Steuermittel für den Umlauf der Daten-Bits nur bei der Erfüllung der zweiten vorgegebenen Bedingung wirksam werden.

12. Datenübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die ausgesandten Daten-Codeworte einen ununterbrochenen Strom von Daten-Bits bilden.

13. Datenübertragungssystem nach Anspruch 3, dadurch gekennzeichnet daß die zweiten Fehlerfeststellmittel eine Teilprüfung in dem Teil-Satz der digitalen Signale ausführen, bevor ein vollständiger Satz von digitalen Signalen, dii ein Wort bilden, empfangen worden ist.