DE3625589C2 - - Google Patents

Description

Die Erfindung betrifft einen CMI-Decoder nach dem Oberbe­ griff des Patentanspruchs 1.

Zur Datenübertragung wird bei höheren Übertragungsraten ein gleichstromfreier CMI-Code verwendet, der aus "Bull SEV", Bd. 51 (1960), Nr. 20, S. 978 bis 987 für die Über­ tragung ternärer und binärer Daten bekannt ist und als CCITT-Empfehlung G 703 für eine 140 Mbit/s-Schnittstel­ le vorgeschlagen ist. Bei diesem Code werden die binären Signale in Bitpaare umgesetzt. Der logischen 0 des binären Signals entspricht ein Splitphase-Impuls 01, der als Kom­ bination eines negativen und eines positiven Impulses aus­ gesendet wird, während die logische 1 des binären Signals abwechselnd als positives oder negatives CMI-Bitpaar über­ tragen wird.

Ein CMI-Decoder ist aus der Patentschrift DE 19 48 533 bekannt. Die CMI-Signalfolge wird mit einem Übertragungs­ takt in ein zweistufiges Schieberegister eingespeichert und mit Hilfe eines Gatternetzwerkes decodiert. Hierzu ist ein Taktsignal erforderlich, das den Bitpaaren phasenstarr zugeordnet ist. Dieses Taktsignal wird von einem Generator geliefert, der durch aus dem Bildungsgesetz des CMI-Codes ableitbaren Kriterien so synchronisiert wird, daß stets eine phasenrichtige Zuordnung des Verarbeitungstaktes zu den Bitpaaren erfolgt. Hierzu wird ein Binärteiler, dessen Eingang der Übertragungstakt zugeführt ist, bei Auftreten eines Bitpaares 10 synchronisiert. Diese Kombination ist auch bei Dauer-Eins- oder Dauer-Null-Signalen vorhanden. Sie entspricht dem Übergang von einem positiven zu einem negativen Impuls. Um eine Fehlsynchronisation bei Übertragungsfehlern zu verhindern, erfolgt eine Synchronisation erst nachdem mehrere 10-Kombinationen empfangen wurden.

In der Patentschrift DE 24 48 683 ist ein Decodiergerät beschrieben, bei dem ebenfalls ein Verarbeitungstakt mit der halben Übertragungsfrequenz zu Decodierung erforderlich ist. Dieser wird von einem Taktimpulsgenerator erzeugt, der - bei einer analogen Realisierung - von den fallenden Flanken des CMI-Signals synchronisiert wird.

In der Offenlegungsschrift DE 33 02 761 A1 ist ein CMI-Decoder beschrieben, dessen Decodiereinrichtung mit den Decodiereinrichtungen der vorstehend beschriebenen Patentschriften weitgehend übereinstimmt. In Fig. 4 ist eine spezielle Synchronisiereinrichtung TA dargestellt, die eine dritte Kippstufe enthält und zwei in Reihe geschalteten Kippstufen nachgeschaltet ist, die der eigentlichen Decodiereinrichtung zugehören. Das Synchronisierkriterium wird hier von den Ausgängen der ersten und der dritten Kippstufe abgeleitet und zum Setzen eines Frequenzteilers verwendet.

Aufgabe der Erfindung ist es, einen CMI-Decoder anzugeben, der zur Decodierung weder eine Synchronisiereinrichtung noch einen Verarbeitungstakt mit der halben Übertragungsfrequenz benötigt.

Die Aufgabe wird durch die im Patentanspruch 1 angegebenen Merkmale gelöst. Vorteilhafte Ausbildungen der Erfindung sind in den Unteransprüchen angegeben.

Aus dem CMI-Signal wird das Binärsignal zurückgewonnen, indem mindestens drei identische jeweils um die Dauer eines CMI-Bits verzögerte CMI-Impulsfolgen einer Decodierschaltung zugeführt werden. Hierbei können sowohl die logischen Einsen als auch die logischen Nullen des Binärsignals herausgegattert werden, wodurch unterschiedliche Bewertungen bei einem gestörtem Empfangssignal vorgenommen werden können.

Die vom Decodierer abgegebenen Binärsignalfolgen enthalten Impulse, deren Länge in der Regel einem CMI-Bit entspricht.

Durch eine nachgeschaltete Impulsformerschaltung können hieraus - falls erforderlich - die ursprünglichen Binärsignale gewonnen werden.

Die den logischen Einsen und den logischen Nullen entspre­ chenden Binärsignalfolgen können zusammengefaßt werden und bilden so ein 1 : 1-Signal, dessen Phase automatisch den CMI-Bitpaaren zugeordnet ist und somit für die Weiterver­ arbeitung oder für eine optimal schnelle Synchronisierung verwendet werden kann.

Weiter vorteilhaft ist, daß das empfangene CMI-Signal mit dem Übertragungstakt abgetastet und anschließend frei von Toleranzen analoger Verzögerungsglieder weiterverarbeitet werden kann.

Ausführungsbeispiele der Erfindung werden anhand von Fi­ guren näher erläutert. Es zeigt

Fig. 1 ein Prinzipschaltbild des CMI-Decoders,

Fig. 2 ein erstes Ausführungsbeispiel des CMI-Decoders,

Fig. 3 ein zugehöriges Zeitdiagramm,

Fig. 4 ein zweites Ausführungsbeispiel des CMI-Decoders,

Fig. 5 ein zugehöriges Zeitdiagramm,

Fig. 6 eine Wahrheitstabelle zur Decodierung von CMI- Bitpaaren "00" und "11",

Fig. 7 eine Wahrheitstabelle zur Decodierung des CMI- Bitpaares "01",

Fig. 8 eine Variante der Decodierschaltung,

Fig. 9 eine zweite Variante der Decoder-Schaltung,

Fig. 10 ein Decoder-Gatternetzwerk zur Erzeugung einer Synchronisierimpulsfolge,

Fig. 11 eine Impulsformerschaltung,

Fig. 12 eine Synchronisiereinrichtung,

Fig. 13 eine Korrektureinrichtung und

Fig. 14 einen Taktgenerator.

In Fig. 1 ist das Prinzipschaltbild eines CMI-Decoders dargestellt. Er enthält im wesentlichen ein Schiebere­ gister 3, an dessen Ausgänge eine Decodierschaltung 5 an­ geschlossen ist. Außerdem ist ein Taktgenerator 2 vorge­ sehen, dessen Eingang mit dem Dateneingang 1 des Schiebe­ registers zusammengeschaltet ist und dessen Ausgang mit dem Takteingang 4 des Schieberegisters 3 verbunden ist.

Der Taktgenerator 2 liefert einen Übertragungstakt T mit dem die einzelnen Bits des CMI-Signals CMI in das Schiebere­ gister 3 eingespeichert werden. In dem Schieberegister wer­ den drei jeweils um die Dauer eines CMI-Bits verschobene CMI-Signalfolgen erzeugt, aus denen durch die Decodier­ schaltung 5 eine erste Binärsignalfolge F 11 gewonnen wird, die am Decoderausgang 10 abgegeben wird. Diesem Binärsig­ nal ist das ursprüngliche Binärsignal unmittelbar entnehm­ bar.

Das in Fig. 2 dargestellte Ausführungsbeispiel des CMI- Decoders enthält ein Schieberegister mit drei Kippstufen K 1, K 2 und K 3 sowie eine mit logischen Gattern aufgebaute Decodierschaltung. Ein EXKLUSIV-NOR-Gatter 6 ist mit seinen Eingängen an die Ausgänge Q 2 und Q 3 der zweiten und der dritten Kippstufe K 2, K 3 angeschaltet. Außerdem sind die Eingänge eines NAND-Gatters 7 an den Kippstufenausgang Q 1 der ersten Kippstufe K 1 und den Ausgang Q 2 der zweiten Kippstufe K 2 angeschaltet. Die Ausgänge dieser beiden Gatter sind mit den Eingängen eines UND-Gatters 8 verbun­ den, dessen Ausgang mit dem Decodier-Ausgang 10 identisch ist.

Die Funktion dieses CMI-Decoders soll anhand des Zeit- Diagramms nach Fig. 3 erläutert werden. Da die Realisation des Taktgenerators an sich bekannt ist, soll dessen prin­ zipieller Aufbau erst später erläutert werden. Drei je­ weils um ein CMI-Bit gegeneinander verzögerte CMI-Signal­ folgen sind in den ersten drei Zeilen des Zeitdiagramms dargestellt. Die CMI-Signalfolgen werden durch die Kipp­ stufen K 1 bis K 3 erzeugt. Die erste Kippstufe K 1 dient dem Zweck, das empfangene CMI-Signal abzutasten und von Lauf­ zeitschwankungen zu befreien. Da bei der CMI-Codierung je­ weils eine binäre logische 1 in ein CMI-Bitpaar mit zwei gleichen Bits umgesetzt wird, wird dies Kriterium mit dem EXKLUSIV-NOR-Gatter 6 herausgegattert, wodurch sich die Signalfolge FX ergibt. In der Mehrzahl der Fälle weist die Signalfolge FX bei einer ursprünglichen logischen 1 einen positiven Impuls von der Länge eines CMI-Bits am Ende ei­ nes CMI-Bitpaares auf. Nur wenn das CMI-Signal eine Folge von drei gleichbleibenden CMI-Bits enthält wird ein Impuls von der Länge eines CMI-Bitpaares ausgegeben. Der erste Doppelimpuls beginnt - wie die überwiegende Anzahl der Im­ pulse - in der Mitte eines am Kippstufenausgang Q 2 anliegen­ den CMI-Bitpaares. Der zweite Teil dieses Doppelimpulses ist mit Y bezeichnet. Der zweite Doppelimpuls beginnt je­ doch bereits gleichzeitig mit dem zugeordneten CMI-Bitpaar. Die erste Hälfte dieses Doppelimpulses ist mit X gekenn­ zeichnet. Sollen jetzt beispielsweise den positiven Flan­ ken der Impulse die binären Einsen des decodierten Signals zugeordnet werden oder soll durch die positiven Flanken wieder ein Binärsignal erzeugt werden, so ergibt sich durch den zweiten Doppelimpuls ein Phasenfehler. Dies wird verhindert durch das NAND-Gatter 7, an dessen Ausgang eine Signalfol­ ge F 2 anliegt, die den ersten Teil "X" des zweiten darge­ stellten Doppelimpulses unterdrückt. Am Ausgang des UND-Gat­ ters 8 liegt deshalb das erste Binärsignal F 11 an, aus der das ursprüngliche Binärsignal FB - beispielsweise durch eine monostabile Kippstufe - wiedergewonnen wird.

In einer äquivalenten Lösung können die Kippstufen K 2, K 3 . . . durch Laufzeitglieder ersetzt werden; die erste Kippstufe K 1 wird dann nicht benötigt.

Im zweiten Ausführungsbeispiel nach Fig. 4 enthält der CMI-Decoder insgesamt vier Kippstufen K 1 bis K 4, von denen die Kippstufen K 2 bis K 4 zur Erzeugung von vier gegeneinan­ der jeweils um ein CMI-Bit verschobene CMI-Signalfolgen er­ zeugen.

Zur Decodierung sind die Eingänge eines NAND-Gatters 14 an die Kippstufenausgänge , Q 2 und Q 3 der ersten bis dritten Kippstufe K 1 bis K 3 angeschaltet. Am Ausgang dieses NAND-Gatters wird eine Signalfolge F 4 mit (negati­ ven) Impulsen abgegeben, die anzeigen, daß ein CMI-Bitpaar "11" empfangen wurde. Ein weiteres NAND-Gatter 9 ist mit seinen Eingängen an die Ausgänge , der zweiten und der dritten Kippstufe K 2 und K 3 sowie an den Ausgang Q 4 der vierten Kippstufe K 4 angeschaltet. An seinem Ausgang wird die Signalfolge F 3 abgegeben, die anzeigt, daß ein CMI-Bitpaar "00" empfangen wurde. Die Zusammenfassung der beiden Signalfolgen durch das NAND-Gatter 15 (ODER-Funk­ tion) ergibt die Binärsignalfolge F 1, bei der für jede logische 1 des codierten Binärsignals ein positiver Impuls abgegeben wird, der stets phasenrichtig den CMI-Bitpaaren zugeordnet ist (Fig. 5).

Die Decodierschaltung kann natürlich mit den unterschied­ lichsten Gattertypen aufgebaut werden. Ebenso ist es mög­ lich, die CMI-Bitpaare herauszugattern, die der logischen 0 des Binärsignals entsprechen. Anhand von Fig. 6 sollen die gemäß der CMI-Coderegel gültigen Kriterien für die Decodie­ rung des CMI-Signals erläutert werden.

In Fig. 6 sind unter a die Kombinationen dargestellt, die einem CMI-Bitpaar "00" vorangehen oder folgen können. Vor­ angehen können nur die Bitpaar-Kombinationen "01" und "11", folgen kann ebenfalls nur die Kombination "01" oder "11". Hieraus folgt, daß zunächst von der Decodierschaltung ein Impuls abgegeben wird, wenn die Kombination "00" anliegt, außer wenn eine dritte "0" im CMI-Signal bereits vorgange­ gangen ist, also eine logische 0 dieser Kombination bereits zur CMI-Kombination "01" gehört, wie dies in Fig. 6a durch zwei gestrichelte Linien dargestellt ist. Die entsprechende Schaltung ist in Fig. 4 durch das NAND-Gatter 9 realisiert.

In Fig. 6 ist unter b dargestellt, welche Kombinationen einem CMI-Bitpaar "11" vorangehen und folgen können. Ent­ sprechend wird wiederum die Kombination "11" herausgegat­ tert, wenn ihr nicht noch eine weitere 1 folgt, also die erste logische "1" noch einem CMI-Bitpaar "01" - einer binären 0 - zugeordnet ist. Dies ist in Fig. 6b eben­ falls durch gestrichelte Linien angedeutet. In Fig. 4 wird die entsprechende Signalfolge F 4 durch das NAND- Gat­ ter 14 realisiert.

Fig. 8 zeigt eine weitere Decodierschaltung, die als Wei­ terentwicklung der Decodierschaltung nach Fig. 2 angesehen werden kann und funktionsmäßig der Decodierschaltung nach Fig. 4 entspricht. Sie ist um ein weiteres NAND-Gatter 16 ergänzt, dessen Ausgang mit einem weiteren Eingang eines UND-Gatters 13 mit drei Eingängen verbunden ist, das das UND-Gatter 8 in Fig. 2 ersetzt.

In Fig. 7 ist dargestellt, welche CMI-Bitpaare einem CMI- Bitpaar "01" vorausgehen oder folgen können. Wie aus Fig. 7 ersichtlich ist, kann dem CMI-Bitpaar "01" die Kombination "10" nicht vorausgehen und/oder die Kombination "10" nicht folgen. Ein diesem Kriterium entsprechendes drittes Binär­ signal F 0 wird am Ausgang 12 der in Fig. 9 dargestellten Decodierschaltung erzeugt, das auch in Fig. 5 dargestellt ist. Die entsprechende Decodierschaltung besteht aus einem UND-Gatter 17, dessen Eingänge mit den Kippstufenausgängen Q 1 und verbunden sind, einem NOR-Gatter 18, dessen Eingänge mit den Kippstufenausgängen und Q 4 verbun­ den sind, und aus einem UND-Gatter 19, dessen Eingänge mit den Ausgängen dieser beiden Gatter verbunden sind und das an seinem Ausgang 12 das dritte Binärsignal F 0 abgibt.

Die von den Decodierschaltungen abgegebenen Impulse sind phasenstarr zu den CMI-Bitpaaren und können deshalb zur Gewinnung eines Verarbeitungstaktes mit der halben Fre­ quenz des Übertragungstaktes T verwendet werden. In Fig. 10 ist ein Gatternetzwerk angegeben, bei dem die Binär­ signalfolgen F 1 und F 01 kombiniert werden, so daß ein Synchronisiersignal FS (Fig. 5) entsteht, das einen 1 : 1-Wechsel aufweist und somit die maximale mögliche Anzahl von Synchronisierkriterien liefert. Hierbei wurde die aus Fig. 4 bekannte Decodierschaltung mit der aus Fig. 9 bekannten Decodierschaltung über ein ODER-Gatter 20 zu­ sammengefaßt, an dessen Ausgang 21 das Synchronisiersignal FS abgegeben wird (Q 5 ist der Ausgang einer nicht dargestell­ ten weiteren Kippstufe des Schieberegisters 3). Diese Schal­ tungsanordnung kann weiter vereinfacht werden. Eine entspre­ chende Impulsfolge kann beispielsweise auch gewonnen wer­ den, indem, um ein CMI-Bitpaar verzögert, zweimal die "10"-Kombination (negativen Flanken) herausgegattert wird. Anstelle von Gatterschaltungen können prinzipiell auch Speicherbausteine verwendet werden.

In Fig. 11 ist eine Impulsformerschaltung dargestellt, mit der die an den Ausgängen 10 oder 11 der Decodierschaltun­ gen abgebenen Binärsignale in das ursprüngliche Binärsi­ gnal umgesetzt werden. Die Impulsformerschaltung enthält zwei in Serie geschaltete D-Kippstufen K 11 und K 12. Dem D-Eingang der ersten Kippstufe K 11 ist ein UND-Gatter 16 vorgeschaltet, dessen erster Eingang mit dem Ausgang 10 der Decodierschaltung verbunden ist. Der zweite Eingang des UND-Gatters 16 ist mit dem invertierenden Ausgang der Kippstufe K 11 verbunden. Die Takteingänge der beiden Kippstufen sind mit dem Takteingang 4 des Schieberegi­ sters verbunden, an dem der Übertragungstakt T anliegt. Die Ausgänge Q der Kippstufen K 11 und K 12 über ein ODER- Gatter 23 zusammengefaßt, an dessen Ausgang 24 das ursprüngliche Binärsignal FB abgegeben wird.

Enthält die CMI-Signalfolge nur logische Nullen des Bi­ närsignals, so werden an den Kippstufenausgängen Q eben­ falls logische Nullen anliegen. Enthält das Binärsignal jedoch eine logische Eins, so kippt zunächst die D-Kipp­ stufe K 11 in die logische Eins und anschließend die Kipp­ stufe K 12 ebenfalls. Durch die Rückkopplung auf das UND- Gatter 16 fällt die erste Kippstufe K 11 mit dem nächsten Taktimpuls in die Ruhelage zurück und anschließend geht der Q-Ausgang der zweiten D-Kippstufe K 12 auf die logische Null. Da beide Kippstufenausgänge über das ODER-Gatter 23 zusammengefaßt sind, ergibt sich am Ausgang 24 jeweils ein Impuls von der Breite eines CMI-Bitpaares, also eines Bits des ursprünglichen Binärsignals. Die Schaltung kann eben­ falls an den Ausgang 11 einer der weiteren Decodierschal­ tungen angeschlossen werden. Bei der Wiederherstellung der ursprünglichen Impulslänge sind ebenfalls zahlreiche Schaltungsvariationen denkbar.

Zu allen Decodierschaltungen soll noch ergänzt werden, daß sie grundsätzlich die Möglichkeit oder Eigenschaft beinhalten, bei einem gestörten Signal, das weder als logische 1 noch als logische 0 des Binärsignals inter­ pretierbar ist, wunschgemäß eine logische Eins oder eine logische Null abzugeben (oder auch den zuletzt er­ kannten Zustand beizubehalten). Daneben treten jedoch auch Übertragungsfehler auf, die aufgrund der vorangegangenen oder/und der folgenden CMI-Signale korrigierbar sind. Hier­ zu ist es jedoch zweckmäßig, zunächst einen Verarbeitungs­ takt mit der halben Übertragungsfrequenz zu erzeugen, der auch bei Übertragungsstörungen seine phasenstarre Beziehung zu den CMI-Bitpaaren beibehält. Hierzu sind analoge und digitale Lösungen bekannt.

In Fig. 12 ist eine Synchronisiereinrichtung dargestellt, bei der der Verarbeitungstakt TB von einer Kippstufe 13 erzeugt wird, deren Eingang 25 der Übertragungstakt T zugeführt wird. Der Kippstufenausgang Q ist mit dem Aufwärts-Abwärts-Steuereingang U/D (up/down) eines Vorwärts-Rückwärts-Zählers 29 verbunden, dessen invertierender Übertrags-Ausgang auf ein UND-Gatter 28 zurückgekoppelt ist, dem über einen Inverter 26 der Übertragungstakt T und vom Ausgang des Gatternetzwerkes nach Fig. 10 das Synchronisiersignal FS zugeführt wird. Der Ausgang dieses UND-Gatters ist auf den Takteingang des Vorwärts-Rückwärts-Zählers 29 geführt. Der Vorzeichen-Ausgang D des Vorwärts-Rückwärts-Zählers 29 ist über einen weiteren Inverter 27 und ein UND-Gatter 30, dessen zweitem Eingang ebenfalls der Übertragungstakt hinzugeführt ist, auf den Setzeingang S der Kippstufe 13 zurückgeführt. Außerdem ist der Vorzeichen-Ausgang D (der letzten Kippstufe) des Vorwärts-Rückwärts-Zählers und der Kippstufenausgang Q der Kippstufe K 13 über ein UND-Gatter 31 zusammengefaßt.

Entspricht der von der Kippstufe K 13 am Schaltungspunkt 36 abgegebene Verarbeitungstakt TB dem Synchronisiersignal FS (Fig. 5), so zählt der Vorwärts-Rückwärts-Zähler 29 aufwärts bis er seine Maximalstellung erreicht und über den Carry-Aus­ gang am Weiterzählen gehindert wird. Am Ausgang 32 des UND-Gatters 31 wird dann ebenfalls ein Synchronisiertakt SY abgegeben der dem Verarbeitungstakt TB entspricht. Stimmt dagegen der Verarbeitungstakt TB nicht mit dem Synchronisiersignal FS überein, dann zählt der Vorwärts-Rückwärts-Zähler 29 abwärts bis der D-Ausgang auf die logische 0 geht und die Kippstufe K 13 über ihren Setzeingang S dem Synchronisiersignal FS entsprechend eingestellt wird. Nach der Einstellung stimmen die Phasenlagen des Verarbeitungstaktes und des Synchronisiersignals überein und der Vorwärts-Rückwärts-Zähler zählt wiederum aufwärts bis zu seiner Endstellung. Durch die so erreichte Hysterese ist eine große Stabilität bei gestörten Empfangssignalen gegeben.

Eine Korrektur von Übertragungsfehlern kann immer dann erfolgen, wenn eine Fälschung eines CMI-Bitpaares in ein Bitpaar "10" erfolgte. Hier kann angenommen werden, daß es sich um die Fälschung eines der CMI-Bitpaare "00" oder "11" handelte, da in diesem Fall nur ein einziges CMI-Bit gefälscht zu werden brauchte, während bei einer Fälschung einer logischen Null in diese Kombination beide aufeinanderfolgende CMI-Bits eines Bitpaares gefälscht sein müßten.

Eine geeignete Korrekturschaltung ist in Fig. 13 dargestellt. Den zum CMI-Decoder gehörenden Kippstufen K 1, K 2, . . . sind zwei weitere Kippstufen K 0 und KK 1 vorgeschaltet. Zwischen dem Kippstufenausgang Q der Kippstufe K 0 und dem Dateneingang der Kippstufe KK 1 ist ein ODER-Gatter 33 eingeschaltet und zwischen dem Kippstufenausgang der Kippstufe KK 1 und dem Dateneingang der ersten Kippstufe K 1 des Schieberegisters ist ein UND-Gatter 34 eingeschaltet. Außerdem ist eine Kippstufe K 14 vorgesehen, deren Kippstufenausgang mit einem ersten Eingang eines NAND-Gatters 36 verbunden ist. Der invertierende Kippstufenausgang dieser Kippstufe ist mit einem ersten Eingang eines UND-Gatters 35 verbunden. Auch ist der invertierende Ausgang der Kippstufe K 0 mit jeweils einem zweiten Eingang des UND-Gatters 35 und des NAND-Gatters 36 verbunden, sowie der Q-Ausgang der Kippstufe KK 1 mit jeweils einem dritten Eingang dieser beiden Gatter. Außerdem wird vom Ausgang 32 der in Fig. 12 dargestellten Synchronisiereinrichtung der Synchronisiertakt SY auf jeweils einen weiteren Gattereingang geführt.

Die zusätzliche Kippstufe K 14 speichert jeweils das zu­ letzt eine binäre logische 1 präsentierende CMI-Bitpaar "11" oder "00". Wird jetzt beispielsweise die Kombination "11 10" empfangen, so wird über das NAND-Gatter 38 das UND-Gatter 34 gesperrt und diese Kombination in "11 00" korrigiert. Entsprechend wird eine empfangene Kombination "00 10" über das UND-Gatter 35 und das ODER-Gatter 33 in "00 11" korrigiert. Wenn Bauelemente mit kurzen Laufzeiten zur Verfügung stehen kann auf die Kippstufen K 0 und KK 1 verzichtet werden, und die korrigierten Signale an den Ausgängen der Gatter 33 und 34 können zur Decodierung benutzt werden.

In Fig. 14 ist der Vollständigkeit halber der Taktgenera­ tor 2 dargestellt. Er enthält ein NOR-Gatter 38, dessen erster Eingang direkt und dessen zweiter Eingang über ein Laufzeitglied 37 mit dem Eingang 1 des CMI-Decoders ver­ bunden ist. Dem Ausgang des NOR-Gatters ist ein Verstärker 39 nachgeschaltet, dessen Ausgang mit einem Parallelschwing­ kreis mit der Induktivität 41 und der Kapazität 40 verbun­ den ist. An eine Anzapfung der Induktivität ist ein weite­ rer Verstärker 42 angeschaltet, an dessen Ausgang 4 der Übertragungstakt T abgegeben wird, dessen Periodendauer einem Bit des CMI-Signals entsprechen. Der auf die Übertra­ gungsfrequenz abgestimmte LC-Schwingkreis wird hier durch die negativen Flanken des CMI-Signals angeregt. Ebenso ist es möglich, auf höherer Frequenz schwingende Oszillatoren zu verwenden, die mittels eines Frequenzteilers den gewünsch­ ten Übertragungstakt T erzeugen. Ebenso eignen sich auch Phase-Locked-Loop-Schaltungen als Taktgenerator.

Claims (10)

1. CMI-Decoder mit in Serie geschalteten Kippstufen und mit einer an deren Kippstufenausgänge angeschalteten Decodierschaltungen zum Umsetzen einer aus CMI-Bitpaaren bestehenden CMI-Signalfolge in Binärsignale, dadurch gekennzeichnet,
daß mindestens drei in Reihe geschaltete Kippstufen (K 1, K 2, K 3) zur Erzeugung von mindestens drei zur Decodierung verwendeten um jeweils eine CMI-Bitdauer gegeneinander verschobenen CMI-Signalfolgen vorgesehen sind,
daß einer lediglich aus logischen Verknüpfungselementen bestehenden Decodierschaltung (5) die CMI-Signalfolgen von den Kippstufenausgängen (Q 1, Q 2, Q 3) zur gleichzeitigen logischen Verknüpfung zugeführt werden und
daß die Decodierschaltung (5) an ihrem Ausgang (10) jeweils bei einem CMI-Bitpaar (00, 11) mit gleichen CMI-Bits einen Impuls abgibt, dessen Beginn oder/und Ende diesem CMI-Bitpaar phasenstarr zugeordnet ist.

2. CMI-Decoder nach Anspruch 1, dadurch gekennzeichnet,
daß vier in Reihe geschaltete Kippstufen (K 1, K 2, K 3, K 4) zur Erzeugung von vier jeweils um eine CMI-Bitdauer verschobenen CMI-Signalfolgen vorgesehen sind,
daß der Decodierschaltung (5) die vier CMI-Signalfolgen von den Kippstufenausgängen (Q 1, 1, Q 2 . . . Q 4, 4) zugeführt werden und
daß die Decodierschaltung (5) an ihrem Ausgang (11, 12) für jedes einem Zustand (logische 1) des Binärsignals entsprechende CMI-Bitpaar (00, 11) oder für jedes dem anderen Zustand (logische 0) des Binärsignals entsprechende CMI-Bitpaar (01) einen Impuls von der Dauer eines CMI-Bits abgibt, der dem CMI-Bitpaar (01) phasenstarr zugeordnet ist.

3. CMI-Decoder nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß eine Impulsformerschaltung an den Ausgang (10, 11, 12) der Decodierschaltung (5) angeschaltet ist, die jeden Impuls am Ausgang (10, 11, 12) der Decodierschaltung (5) in einen Impuls der Dauer eines CMI-Bitpaares umformt.

4. CMI-Decoder nach Anspruch 2, dadurch gekennzeichnet, daß von der Decodierschaltung (5) die beiden binären Zuständen (logische 0, logische 1) entsprechenden CMI-Bitpaare in zwei Binärsignalfolgen (F 1, F 01) mit Impulsen von der Dauer jeweils eines CMI-Bits umgesetzt werden.

5. CMI-Decoder nach Anspruch 4, dadurch gekennzeichnet, daß ein Decoder-Gatternetzwerk vorgesehen ist, das die Binärsignalfolgen (F 1, F 01) zu einer Synchronisier-Impulsfolge (FS) mit 1 : 1-Wechsel zusammenfaßt.

6. CMI-Decoder nach Anspruch 1 bis Anspruch 3, dadurch gekennzeichnet, daß ein Taktgenerator vorgesehen ist, der eine Synchronisier-Impulsfolge (FS) mit 1 : 1-Wechsel durch Auswerten der 10-Übergänge der CMI-Signalfolge erzeugt.

7. CMI-Decoder nach Anspruch 2, dadurch gekennzeichnet,
daß als Decodierschaltung zwei logische Gatter (14, 9) mit jeweils drei Eingängen vorgesehen sind,
daß zwei Eingänge des ersten Gatters (14) an gleichwertige Ausgänge (Q 2, Q 3) der zweiten und der dritten Kippstufe (K 2, K 3) angeschaltet sind und der dritte Eingang an einen hierzu inversen Ausgang ( 1) der ersten Kipptsufe (K 1) angeschaltet ist,
daß zwei Eingänge des zweiten Gatters (9) an zwei gleichwertige Ausgänge ( 2, 3) der zweiten und der dritten Kippstufe (K 2, K 3) angeschaltet sind und der dritte Eingang auf einen hierzu inversen Ausgang (Q 4) der vierten Kippstufe (K 4) angeschaltet ist und
daß die Ausgänge der Gatter (14, 9) auf ein weiteres eine ODER-Funktion realisierendes Gatter (15) geführt sind.

8. CMI-Decoder nach Anspruch 2, dadurch gekennzeichnet,
daß als Decodierschaltung zur Decodierung von CMI-Bitpaaren (01) mit ungleichen Bits zwei logische Gatter (17, 18) mit je­ weils zwei Eingängen vorgesehen sind,
daß die Eingänge des ersten Gatters (17) an zueinander inverse Ausgänge (Q 1, 2) der ersten beiden Kippstufen (K 1, K 2) angeschaltet sind,
daß die Eingänge des zweiten Gatters (18) an zueinander inverse Ausgänge der dritten und der vierten Kippstufe (K 3, K 4) angeschaltet sind und
daß die Ausgänge der Gatter (17, 18) auf die Eingänge eines weiteren eine UND-Funktion realisierenden Gatters (19) geführt sind.

9. CMI-Decoder nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Synchronisierungseinrichtung mit einer als Binärteiler arbeitenden Kippstufe (K 13) vorgesehen ist, die einen Verarbeitungstakt (FB), dessen Phase den CMI-Bitpaaren fest zugeordnet ist, von der halben Frequenz des Übertragungstaktes (T) abgibt.

10. CMI-Decoder nach Anspruch 9, dadurch gekennzeichnet, daß eine Korrekturschaltung mit einer zusätzlichen Kippstufe (K 14) vorgesehen ist, die das zuletzt empfangene CMI-Bitpaar (00 oder 11) mit gleichen Bits speichert und bei Empfang eines nicht zulässigen CMI-Bitpaares (10) dieses in ein CMI-Bitpaar mit gleichen Bits (11 oder 00) korrigiert.