DE3723187A1 - Digitales nachrichtenuebertragungssystem - Google Patents

Description

Die Erfindung betrifft ein Verfahren und eine Anordnung für ein digitales Nachrichtenübertragungssystem, bei dem die zu übertragenden Signale mit dem CMI-Code codiert sind.

Aus der europäischen Patentanmeldung EP 01 52 854 ist ein Verfahren und eine Anordnung zur Erkennung von Coderegel­ verletzungen bei CMI-codierten Signalen bekannt. Der CMI-Code (Code-Mark-Inversion) wird zur binären Codierung von binären Signalen benutzt, um einen konstanten Mittel­ wert des zu übertragenden Signals zu gewährleisten und unabhängig von den zu übertragenden Signalen eine einfa­ che Taktregeneration zu ermöglichen. Hierzu wird der Bi­ närwert Eins des Eingangssignals abwechselnd durch einen positiven und einen negativen Zustand, der Binärwert Null hingegen unabhängig vom vorangegangenen Bit durch einen negativen Zustand in der ersten Hälfte und einen positiven in der zweiten Hälfte des Bitintervalls co­ diert. Binärwerte, die gegenüber dem zuletzt empfangenen Binärwert ihre Polarität nicht gewechselt haben oder Bi­ närwerte, die in der ersten Hälfte einen positiven Zu­ stand und in ihrer zweiten Hälfte einen negativen Zustand aufweisen, sind ungültige Codewörter, die ein üblicher CMI-Codierer nie erzeugt. Werden solche Codewörter emp­ fangen, liegt eine Coderegelverletzung vor, die auf einen Übertragungsfehler hinweist.

Kleine Übertragungsfehlerraten können toleriert werden. Übersteigt die Anzahl der erkannten Coderegelverletzungen innerhalb einer gewissen Zeitspanne eine bestimmte Gren­ ze, so kann durch eine Alarmierung auf diese Situation aufmerksam gemacht werden.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die Ausnutzung eines digitalen Nachrichtenübertragungs­ systems, welches den CMI-Code verwendet, zu verbessern, ohne negative Einwirkungen, insbesondere der Beeinflus­ sung der Fehlerratenermittlung, in Kauf nehmen zu müs­ sen.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß mit dem CMI-codierten Hauptsignal durch Coderegelver­ letzung ein Zusatzsignal übertragen wird. Hierzu werden auf der Sendeseite durch das Zusatzsignal Coderegelver­ letzungen erzeugt, die synchron zum Takt des Hauptsignals sind. Auf der Empfangsseite werden periodisch auftretende Coderegelverletzungen als zusätzlich übertragenes Signal, aperiodische Coderegelverletzungen jedoch als Übertra­ gungsfehler, gewertet werden.

Die Erfindung bietet den Vorteil, daß die der Erfindung zugrundeliegende Anordnung zwischen den durch Übertra­ gungsfehler verursachten Coderegelverletzungen und bewußt eingebrachten Coderegelverletzungen zu unterscheiden ver­ mag. Für das Zusatzsignal kann daher auch eine Übertra­ gungsrate gewählt werden, die wesentlich über der Alarm­ fehlergrenze des ursprünglichen Hauptsignals liegt, ohne daß die Ermittlung der Übertragungsfehlerhäufigkeit durch das Zusatzsignal beeinträchtigt wird.

Die Erfindung soll nun anhand der Zeichnung näher erlau­ tert werden:

Fig. 1 zeigt vier Signalverläufe, das Hauptsignal H, das CMI-codierte Signal C(H) des Hauptsignals, das Zusatz­ signal Z und das CMI-codierte Signal C(H, Z), in welches Codierfehler zur Übertragung des Zusatzsignals einge­ bracht sind.

Fig. 2 zeigt ein Ausführungsbeispiel eines CMI-Coders, mit welchem Coderegelverletzungen in das codierte Haupt­ signal eingebracht werden können.

Fig. 3 zeigt ein Ausführungsbeispiel einer Schaltung zur Unterscheidung zwischen Zusatzsignal und Fehlersignal.

In Fig. 1 zeigt H das Hauptsignal und C(H) das mit dem CMI-Code codierte Hauptsignal. Der Signalverlauf Z stellt die zusätzlich zu übertragende Nachricht dar. Die Daten­ rate des Zusatzsignals ist geringer als die des Hauptsig­ nals, in den hier gezeigten Signalverläufen beträgt das Verhältnis der Datenraten Hauptsignal zu Zusatzsignal vier zu eins. Die möglichen Zustandswechsel des Signals des Zusatzsignals sind synchron zum Takt des Hauptsig­ nals. Bei jedem Taktbeginn des Zusatzsignals, bei dem das Zusatzsignal den Zustand Eins führt, wird in das CMI-co­ dierte Signal C(H) eine definierte Coderegelverletzung eingebaut, wodurch das Signal C(H, Z) entsteht. Zu Beginn des ersten Eins-Zustandes der zusätzlichen Nachricht zum Zeitpunkt t 1 würde durch den Null-Zustand des Hauptsig­ nals eine Null-Eins-Folge codiert werden. Durch den Eins-Zustand des Zusatzsignals wird durch den Coder diese Folge in eine Eins-Null-Folge geändert. Der Eins-Zustand des Zusatzsignals zum Zeitpunkt t 2 fällt mit einer binä­ ren Eins des Hauptsignals zusammen. Da die letzte binäre Eins des Hauptsignals mit einer Null-Null-Folge, im fol­ genden stets als lange Null bezeichnet, codiert wurde, müßte jetzt eine Eins-Eins-Folge, im folgenden stets als lange Eins bezeichnet, codiert werden. Wegen dem Eins-Zu­ stand des Zusatzsignals wird die Coderegel verletzt und nochmals eine lange Null codiert. Beim dritten Eins-Zu­ stand des Zusatzsignals zum Zeitpunkt t 3 wird wegen der vorangegangenen langen Eins die Coderegelverletzung wie­ derum mit einer langen Eins für den binären Wert Eins des Hauptsignals erzeugt.

Da die Datenraten des Hauptsignals und des Zusatzsignals bekannt sind, ist es ausreichend, nur den Beginn bzw. das Fortbestehen eines Eins-Zustandes des Zusatzsignals durch Coderegelverletzungen zu übertragen. Die Eins-Null-Über­ gänge des Zusatzsignals bleiben bei den Übertragungen un­ berücksichtigt, sie werden durch den Decoder wieder hin­ zugefügt.

Fig. 2 zeigt ein Ausführungsbeispiel eines CMI-Coders, mit dem zur Übertragung eines Zusatzsignals die beschrie­ benen Coderegelverletzungen eingeblendet werden.

Im Ausführungsbeispiel wird das Zusatzsignal zur Übertra­ gung eines zusätzlichen Dienstkanals für Sprechsignale verwendet. Hierzu müssen die Sprechsignale vor der Ein­ speisung in den Decoder zunächst digitalisiert werden.

Der CMI-Coder besteht aus einem zentralen Taktgeber 1, einem Schalt-Flip-Flop 2, einem Signalumschalter 3, einem Wechselimpuls-Flip-Flop 4, einem Signalspeicher-Flip- Flop 5, einem Verzögerungs-Flip-Flop 6, einem Signalin­ verter 7 und einem Impulsgeber 8. Die Datenrate des Hauptsignals H beträgt beim Ausführungsbeispiel 2048 kbit/s, die des Zusatzsignals Z beträgt 32 kbit/s. Der zentrale Taktgeber 1 liefert ein Taktsignal 2 T, welches die doppelte Taktrate des Hauptsignals H aufweist, und das Taktsignal T, welches genau der Taktrate des Haupt­ signals entspricht, wobei beide Signale zueinander pha­ sensynchron sind.

Das am Ausgang 33 des Signalumschalters 3 anliegende CMI-Signal wird wechselweise aus zwei am Eingang 31 und Eingang 32 anliegenden Signalen zusammengesetzt. Bei bi­ närer Eins des Hauptsignals wählt der Signalumschalter 3 die mittels des Wechselimpuls-Flip-Flops 4 und des Sig­ nalspeicher-Flip-Flops 5 erzeugten langen Nullen und Ein­ sen, die am Eingang 31 anliegen, aus. Bei jeder binären Null des Hauptsignals hingegen wird von der vom Signalin­ verter 7 fortlaufend gelieferten Null-Eins- bzw. Eins- Null-Folge, die am Eingang 32 des Signalumschalters liegt, jeweils eine Folge zum Ausgang 33 durchgelassen.

Der Impulserzeuger 8 synchronisiert das an seinem Ein­ gang 81 anliegende Zusatzsignal Z mit dem Hauptsignal H. Jedesmal wenn eine binäre Eins des Zusatzsignals anliegt, wird mit der nächsten ansteigenden Flanke des Taktes T, welches dem Impulsgeber vom zentralen Taktgeber 1 über den Eingang 82 zugeführt wird, ein Impuls von der Länge einer Taktperiode des Taktes T erzeugt. Anschließend an einen solchen Ausgangsimpuls bleibt der Impulserzeuger 8 für die Dauer einer Periode des Zusatzsignals gesperrt. Am Ausgang 83 des Impulserzeugers liegt das invertierte Impulsignal inv(IZ) an, welches an den K-Eingang des Wechselimpuls-Flip-Flops 4 und an den Steuer-Eingang des Signalinverters 7 weitergeführt wird.

Ist kein Zusatzsignal vorhanden, so erhält der K-Eingang des Wechselimpuls-Flip-Flops 4 ein High-Potential. Der J-Eingang des Wechselimpuls-Flip-Flops 4 erhält stets das Taktsignal T, der Clock-Eingang hingegen das Taktsig­ nal 2 T. Bei fehlendem Zusatzsignal wechselt durch diese Beschaltung der Ausgang des Wechselimpuls-Flip-Flops 4 im Takt des Taktes T seinen Ausgangszustand. Das Ausgangs­ signal des Wechsel-Flip-Flops 4, welches dem Haupttakt T um eine viertel Periode desselben nacheilt, wird zum Clock-Eingang des Signalspeicher-Flip-Flops 5 geführt. Die J- und K-Eingänge des Speicher-Flip-Flops 5 sind un­ tereinander und wiederum mit dem Hauptsignal H verbun­ den. Auf diese Weise wechselt der Ausgangszustand des Signalspeicher-Flip-Flops 5 bei jeder binären Eins des Hauptsignals und ansteigendem Clock-Signal seinen Aus­ gangszustand. Jede binäre Null des Hauptsignals legt die J-K-Eingänge auf Low-Signal und läßt das Signalspeicher- Flip-Flop seinen jeweils letzten Ausgangszustand beibe­ halten. Auf diese Weise werden abwechselnd die langen Nullen und langen Einsen erzeugt. Geht nun aber, wegen eines anliegenden Zusatzsignales, der K-Eingang des Wech­ selimpuls-Flip-Flops 4 für die Dauer einer Taktperiode T auf Low-Signal, so bleibt der Ausgang des Wechselimpuls- Flip-Flops 4 in der folgenden Periode des Taktes T unver­ ändert. Auch bei anliegender binärer Eins des Hauptsig­ nals kann nun das Signalspeicher-Flip-Flop 5 wegen des fehlenden Clock-Impulses seinen Ausgangszustand nicht än­ dern, wodurch die geforderte Coderegelverletzung erzeugt ist.

Da das Wechselimpuls-Flip-Flop 4 seinen Ausgangszustand zeitverzögert zum Haupttakt T ändert, sind auch die lan­ gen Nullen und Einsen um eine viertel Periode des Tak­ tes T verzögert. Der Steuereingang 30 des Signalumschal­ ters 3 muß daher ebenfalls um diese Zeitspanne verzögert werden. Das Verzögerungs-Flip-Flop 6 erzeugt hierzu eben­ falls einen um eine viertel Periode gegenüber dem Takt T verzögerten Takt T-90, welcher an den Clock-Eingang des Schalt-Flip-Flops 2 angelegt wird. Auf diese Weise wird das an den D-Eingang des Schalt-Flip-Flops 2 angelegte Hauptsignal jeweils um eine viertel Periode zum Taktsig­ nal T zeitversetzt abgetastet. Das zeitversetzte Umschal­ ten des Signalumschalters 3 gewährleistet auf diese Weise die zeitsynchrone Umschaltung auf das am Eingang 31 an­ liegende Signal.

Durch die Abtastung des Hauptsignals H mit dem Takt T-90 wird das Hauptsignal mit diesem Takt synchronisiert. In der ersten Hälfte des Abtastintervalls des Hauptsignals H ist der Ausgang des Verzögerungs-Flip-Flops 6 auf High- Pegel, in der zweiten Hälfte des Abtastintervalls auf Low-Pegel. Für jedes Abtastintervall ist auf diese Weise eine zum jeweiligen Abtastzeitpunkt zeitsynchrone Eins- Null-Folge gegeben. Diese Signalfolge wird an den Signal­ eingang des Signalinverters 7 angelegt. Bei fehlendem Zu­ satzsignal Z erhält der Steuereingang des Signalinver­ ters 7 High-Pegel und invertiert die an seinem Signal­ eingang anliegende Eins-Null-Folge in eine Null-Eins-Fol­ ge, welche an den Eingang 32 des Signalumschalters ange­ legt wird. Ist jedoch ein Zusatzsignal vorhanden, so geht der Steuereingang des Signalinverters 7 für eine Periode des Taktsignals T auf Low-Pegel und schaltet so die am Signaleingang des Signalinverters 7 anliegende Eins- Null-Folge unverändert durch, womit wiederum die gefor­ derte Coderegelverletzung erzeugt ist.

Fig. 3 zeigt das Ausführungsbeispiel für eine Schal­ tungsanordnung zur Rückgewinnung des Hauptsignals und des Zusatzsignals aus dem empfangenen Signal.

Das auf der Empfangsseite ankommende CMI-codierte Sig­ nal C(H, Z, F) ist mit Übertragungsfehlern F behaftet. Es wird von einem CMI-Decoder 10 in das von Coderegelver­ letzungen befreite Hauptsignal H und in den Signalanteil (Z, F), welcher ausschließlich Coderegelverletzungen ent­ hält, zerlegt. In dem letzteren Signal, im folgenden Feh­ lersummensignal genannt, sind sowohl das Zusatzsignal Z als auch die Übertragungsfehler F enthalten. Das Fehler­ summensignal (Z, F) wird dem Eingang eines zusatzbitsyn­ chronen Taktgebers 11 zugeführt. Der zusatzbitsynchrone Taktgeber 11 gewinnt aus dem Fehlersummensignal (Z, F) und dem ebenfalls vom Decoder bereitgestellten Taktsig­ nal T, welches synchron zum Hauptsingal H ist, ein zum ursrünglichen Zusatzsignal Z synchrones Taktsignal T(Z) zurück. Dieses Taktsignal T(Z) wird an den invertieren­ den Eingang eines Fehlerbitentscheiders 12 und an den er­ sten Eingang eines Zusatzbitentscheiders 13 geführt. An die zweiten Eingänge der Entscheider 12 und 13 wird das Fehlersummensignal (Z, F) angelegt. Die beiden Entschei­ der sind als UND-Gatter ausgeführt.

Fällt eine Coderegelverletzung zeitlich nicht mit dem Taktsignal des zusatzbitsynchronen Taktgebers 11 zusam­ men, so wird dieses Signal von dem Fehlerbitentschei­ der 12 als Übertragungsfehler F erkannt und kann z.B. durch einen nicht dargestellten Fehlerratenzähler ausge­ wertet werden. Fällt ein empfangener Codierungsfehler zeitlich mit dem Taktsignal des zusatzbitsynchronen Takt­ gebers 11 zusammen, so werden solche Fehler durch den Zu­ satzbitentscheider als ein durch den Coder zusätzlich eingebrachtes Zusatzbit erkannt und ein Ausgangsimpuls von der Länge eines Bits des Hauptsignals H erzeugt. Der Ausgang des Zusatzbitentscheiders 13 ist mit dem Eingang eines Bitverbreiterers 14 verbunden, der unter Zuhilfe­ nahme des zusatzbitsynchronen Taktsignals T(Z) die volle Bitlänge des Zusatzsignals wieder herstellt.

Die Erfindung bietet den Vorteil, daß sie zwischen bewußt eingebrachten Codefehlern und auf dem Übertragungsweg eingebrachten Übertragungsfehlern unterscheiden kann. Auf diese Weise wird sowohl eine falsche Fehlerratenermitt­ lung als auch eine fehlerhafte Rückgewinnung des Zusatz­ signals vermieden.

Im folgenden sei noch kurz auf die Arbeitsweise des zu­ satzbitsynchronen Taktgebers 11 eingegangen. Durch das erste Fehlerbit des Fehlersummensignals (Z, F) am Eingang wird der zusatzbitsynchrone Taktgeber gestartet. Er er­ zeugt einen periodischen Impuls von der Bitlänge des Hauptsignals H. Die Periode des Taktgebers entspricht da­ bei der bekannten Länge eines Zusatzbits. Die weiterhin ankommenden Fehlerbits werden mit dem Ausgangimpuls des Taktgebers verglichen und dem Takteingang eines Zählers zugeführt. Eingangssignal und Ausgangsimpuls des Taktge­ bers sind weiterhin so verknüpft, daß zum Ausgangssignal des Taktgebers asynchron eingehende Fehlersummensignale den Zähler zurücksetzen. Erst wenn der Zähler den Zähler­ stand acht erreicht hat, wird der Ausgangsimpuls des Taktgebers an den Ausgang des zusatzbitsynchronen Taktge­ bers 11 weitergeleitet. Auf diese Weise wird ein Taktsig­ nal T(Z) erst dann erzeugt, wenn mindestens acht Fehler­ impulse empfangen wurden, deren Abstände untereinander ein beliebiges vielfaches der Länge eines Zusatzbits ent­ sprechen. Da die Übertragungsfehler im allgemeinen eine geringere Häufigkeit als die durch das Zusatzsignal zu­ sätzlich eingebrachten Codefehler aufweisen und die Ab­ stände der Übertragungsfehler untereinander statistisch verteilt sind, wird auf diese Weise sichergestellt, daß nur das Zusatzsignal den zusatzbitsynchronen Taktgeber 11 synchronisieren kann.

Bei dieser Ausführungsform ist es somit erforderlich, daß vor dem Senden des zusätzlich einzubringenden Datensig­ nals dem Datensignal ein Pseudodatensignal zur Synchroni­ sierung vorangeht. Im Ausführungsbeispiel wird dies be­ reits durch das Rauschsignal des Analog-Digital-Wandlers, der das Sprechsignal in ein digitales Datensignal um­ formt, gewährleistet.

Claims (5)

1. Digitales Nachrichtenübertragungssystem, bei dem ein zu übertragendes Hauptsignal (H) mit dem CMI-Code codiert ist, dadurch gekennzeichnet, daß mit dem CMI-codierten Hauptsignal durch Coderegelverletzungen ein Zusatzsig­ nal (Z) übertragen wird.

2. Digitales Nachrichtenübertragungssystem nach dem vor­ angegangenen Anspruch, dadurch gekennzeichnet, daß vom Empfänger erkannte Codeverletzungen mit dem zeitlichen Abstand zweier aufeinanderfolgender Bits der zusätzlichen Nachricht synchronisiert werden, wobei synchrone Codever­ letzungen als Teil des Zusatzsignals, asynchrone Codever­ letzungen jedoch als Übertragungsfehler erkannt werden.

3. Anordnung zur Durchführung des Verfahrens nach einem der obigen Ansprüche, dadurch gekennzeichnet, daß in ei­ ner Sendeeinrichtung ein CMI-Coder angeordnet ist, dessen Ausgangswerte bei anliegendem Zusatzsignal Codierungsver­ letzungen aufweisen und eine Empfangseinrichtung vorgese­ hen ist, in welcher ein CMI-Decoder und eine Codeüber­ prüfungsschaltung angeordnet ist.

4. Schaltungsanordnung für einen CMI-Coder nach An­ spruch 3, dadurch gekennzeichnet, daß ein zentraler Takt­ geber (1) vorgesehen ist und daß ein Signal-Speicher- Flip-Flop (5) vorgesehen ist, dessen Ausgangszustand bei jeder binären Eins des Hauptsignals (H) wechselt, daß ein Wechselsignal-Flip-Flop (4) vorgesehen ist, das bei an­ liegender binärer Eins des Zusatzsignals (Z) mit seinem Ausgangssignal ein Umschalten des Signalspeicher-Flip­ Flops (5) verhindert, daß ferner ein Signalinverter (7) vorgesehen ist, der bei anliegender binärer Eins des Zu­ satzsignals ein Ausgangssignal des zentralen Taktge­ bers (1) invertiert und daß ein Signalwegumschalter (3) vorgesehen ist, der bei binärer Eins des Hauptsignals den Ausgang des Signalspeicher-Flip-Flops (5) und bei binärer Null des Hauptsignals den Ausgang des Signalinverters (7) durchschaltet.

5. Schaltungsanordnung für eine Codeüberprüfungsschaltung nach Anspruch 3, dadurch gekennzeichnet, daß der Fehler­ signalausgang eines CMI-Decoders (10) mit dem Eingang ei­ nes zusatzbitsynchronen Taktgebers (11) und den ersten Eingängen eines Fehlerbitentscheiders (12) und eines Zu­ satzbitentscheiders (13) und die zweiten Eingänge der Entscheider (12, 13) mit dem Ausgang des zusatzbitsyn­ chronen Taktgebers (11) verbunden sind.