DE3881554T2

DE3881554T2 - Kodierschaltung mit bipolarer Acht- und Sechsnullfolgensubstitution.

Info

Publication number: DE3881554T2
Application number: DE88103886T
Authority: DE
Inventors: Takahiro Furukawa; Toru Kosugi; Hirohisa Miyaou
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-03-12
Filing date: 1988-03-11
Publication date: 1993-11-25
Anticipated expiration: 2008-03-12
Also published as: CA1305258C; DE3881554D1; EP0282924B1; EP0282924A3; US4887083A; EP0282924A2; JPS63222519A

Description

Die vorliegende Erfindung betrifft eine Schaltung zum Erzeugen eines bipolaren codierten Signals entsprechend einem unipolaren Eingangssignal, wenn das unipolare Eingangssignal nicht mehr als acht aufeinanderfolgende Nulldaten in einem Bipolarmodus mit einer Substitution von acht Nullen (B8ZS) einschließt und zum Erzeugen eines codierten B8ZS- Verletzungssignals, wenn das unipolare Eingangssignal mehr als acht aufeinanderfolgende Nulldaten in dem B8ZS-Modus einschließt, umfassend: ein erstes Schieberegister mit acht in Reihe geschalteten Flip-Flops, die das unipolare Eingangssignal empfangen und dieses in Ansprechen auf ein Taktsignal verschieben; ein erstes Gatter, das Ausgänge von allen Flip-Flops in dem ersten Schieberegister empfängt und ein erstes Erfassungssignal für aufeinanderfolgende Nullen ausgibt, wenn alle Flip-Flops in dem ersten Schieberegister zurückgesetzt werden; ein zweites Schieberegister mit sieben in Reihe geschalteten Flip-Flops; ein zweites Gatter, das Ausgänge von allen Flip-Flops in dem zweiten Schieberegister empfängt und ein zweites Erfassungssignal für aufeinanderfolgende Nullen ausgibt, wenn alle Flip-Flops in dem zweiten Schieberegister zurückgesetzt werden; ein drittes Gatter, das die ersten und zweiten Erfassungssignale für aufeinanderfolgende Nullen von den ersten und zweiten Gattern empfängt und ein Setzsignal an das zweite Schieberegister ausgibt, wenn sowohl das erste als auch das zweite Erfassungssignal für aufeinanderfolgende Nullen aufeinanderfolgende Nullen anzeigen, wobei das zweite Schieberegister den Ausgang von dem dritten Gatter in Ansprechen auf das Taktsignal verschiebt; einen Inverter, der den Ausgang von dem dritten Gatter empfängt und ein invertiertes Signal ausgibt; ein viertes Gatter, das Ausgänge von einem sechsten Flip-Flop in dem ersten Schieberegister und einem ersten, zweiten, vierten und fünften Flip-Flop in dem zweiten Schieberegister empfängt und ein erstes ursprünglich codiertes Signal ausgibt; ein fünftes Gatter, das Ausgänge von dem sechsten Flip-Flop in dem ersten Schieberegister, dem Inverter und dem ersten, vierten und fünften Flip-Flop in dem zweiten Schieberegister empfängt und ein zweites ursprünglich codiertes Signal ausgibt; und eine Ausgangsschaltung, die die ersten und zweiten ursprünglich codierten Signale von den vierten und fünften Gattern empfängt und ein positives Pulscodemodulationssignal und ein negatives Pulscodemodulationssignal ausgibt, die als ein bipolares Signal verwendet werden. Eine derartige Schaltung ist aus der Zeitschrift "IEEE Transactions on Communication Technology, vol. COM-17, no. 2, April 1969, Seiten 303-310, IEEE, New York, U.S.; V.I. Johannes et al.: "Bipolar pulse transmission with zero extraction" bekannt.
In einem digitalen Kommunikationssystem, beispielsweise in einem Telefonkommunikationssystem, werden Daten in digitalen Kommunikationsnetzen in Multiplexform zusammengefaßt und in bipolare Signale mit drei Zuständen: einer positiven logischen "1", Null, und einer negativen logischen "1" umgewandelt. Auf der Empfängerseite werden die empfangenen Daten in unipolare Signale mit zwei Zuständen: einer logischen "1" und Null umgewandelt und demultiplext. Das empfangene bipolare Signal wird verwendet, um ein Taktsignal zu extrahieren. Das empfangene bipolare Signal wird nämlich an eine Tank-Schaltung gesendet, und das Taktsignal wird in Ansprechen auf eine Signalpegeländerung des empfangenen bipolaren Signals erzeugt. Wenn das bipolare Signal aufeinanderfolgende Nulldaten umfaßt, wird der Signalpegel nicht geändert, während die aufeinanderfolgenden Nulldaten andauern und eine geeignete Takterzeugung wird nicht ausgeführt, und dementsprechend erzeugt eine Schaltung auf der Übertragungsseite zwangsweise ein Verletzungssignal mit einer vorgegebenen Pegeländerung, wenn die aufeinanderfolgenden Nulldaten andauern. In einer Gruppe erster Ordnung eines digitalen Kommunikationsnetzes wird unter Verwendung einer Datenübertragungsgeschwindigkeit von 1.544 Mbps das Verletzungssignal erzeugt, wenn acht aufeinanderfolgende Nullen andauern. In einer Gruppe zweiter Ordnung wird unter Verwendung von 6.312 Mbps des digitalen Kommunikationsnetzes das Verletzungssignal erzeugt, wenn sechs aufeinanderfolgende Nullen andauern. Eine B8ZS- Codierungsschaltung und eine B6ZS-Codierungsschaltung werden verwendet, um die obige Erzeugung des Verletzungssignals zu erreichen. Häufig wird in Repeaterstationen und/oder Endstationsausrüstung in dem digitalen Telefonkommunikationssystem eine B8ZS.Z6ZS- Codierungsschaltung vorgesehen, die mit der B8ZS- Codierungsschaltung und der B6ZS-Codierungsschaltung eingebaut ist und für die B8ZS-Codierung oder die B6ZS- Codierung gemeinsam verwendet wird.
In einer herkömmlichen B8ZS.B6ZS-Codierungsschaltung unterscheidet sich jedoch ein Zeitpunkt, zu dem die Erzeugung des Verletzungssignals für die Erfassung von acht aufeinanderfolgenden Nullen gestartet wird, von dem Zeitpunkt der Erfassung von sechs Nullen. Diese Zeitdifferenz ist eine Ursache einer mühsamen Datenverarbeitung auf der Empfängerseite. Zusätzlich besitzt die herkömmliche B8ZS.B6ZS-Codierungsschaltung den Nachteil eines komplexen Schaltungsaufbaus.
Eine Aufgabe der vorliegenden Erfindung ist es, eine B8ZS.B6ZS-Codierungsschaltung vorzusehen, die ein codiertes B8ZS-Signal oder ein codiertes B6ZS-Signal zum gleichen Startzeitpunkt erzeugt.
Eine weitere Aufgabe der vorliegenden Erfindung ist es eine B8ZS.B6ZS-Codierungsschaltung vorzusehen, die durch einen einfachen Schaltungsaufbau gebildet wird.
Gemäß der vorliegenden Erfindung ist die eingangs definierte Codierungsschaltung dadurch gekennzeichnet, daß die letzten zwei Flip-Flops in der Reihenschaltung des ersten Schieberegisters in dem B6ZS-Modus zurückgesetzt werden; und die letzten zwei Flip-Flops in der Serienschaltung des zweiten Schieberegisters in dem B6ZS-Modus zurückgesetzt werden, wobei die Schaltung ein bipolares codiertes Signal entsprechend dem unipolaren Eingangssignal erzeugt, wenn das unipolare Eingangssignal nicht mehr als sechs aufeinanderfolgende Nullen in einem Bipolarmodus mit einer Substitution von sechs Nullen einschließt und ein codiertes B6ZS-Verletzungssignal erzeugt, wenn das unipolare Eingangssignal mehr als sechs aufeinanderfolgende Nulldaten in dem B6ZS-Modus einschließt.
Das erste Schieberegister kann acht in Reihe geschaltete Flip-Flops vom Verzögerungstyp einschließen. Das erste Gatter kann ein NAND-Gatter einschließen, das invertierte Ausgänge der Flip-Flops vom Verzögerungstyp in dem ersten Schieberegister empfängt. Das zweite Schieberegister kann sechs in Reihe geschaltete Flip-Flops vom Verzögerungstyp einschließen. Das zweite Gatter kann ein NAND-Gatter einschließen, das invertierte Ausgänge der Flip-Flops vom Verzögerungstyp in dem zweiten Schieberegister empfängt. Das dritte Gatter kann ein NOR-Gatter umfassen. Das vierte Gatter kann ein NAND-Gatter umfassen, das invertierte Ausgänge der entsprechenden Flip-Flops vom Verzögerungstyp in den ersten und zweiten Schieberegistern empfängt. Das fünfte Gatter kann ein NAND-Gatter umfassen, das invertierte Ausgänge der entsprechenden Flip-Flops vom Verzögerungstyp in den ersten und zweiten Schieberegistern und den Ausgang des Inverters empfängt. Die Ausgangsschaltung kann ein Flip-Flop vom JK-Typ umfassen, das den Ausgang von dem fünften Gatter an J und K- Eingangsanschlüssen empfängt, ein siebtes NAND-Gatter, das den Ausgang von dem vierten Gatter und einen positiven Ausgang von dem Flip-Flop vom JK-Typ empfängt und das positive Puls-Code-Modulationssignal ausgibt, und ein achtes NAND-Gatter, das den Ausgang von dem vierten Gatter und einen invertierten Ausgang von dem Flip-Flop vom JK-Typ empfängt und das negative Puls-Code-Modulationssignal ausgibt.
Das erste Gatter kann ein UND-Gatter einschließen, das positive Ausgänge der Flip-Flops vom Verzögerungstyp in dem ersten Schieberegister empfängt. Das zweite Gatter kann ein UND-Gatter umfassen, das positive invertierte Ausgänge der Flip-Flops vom Verzögerungstyp in dem zweiten Schieberegister empfängt. Das dritte Gatter kann ein Exklusiv-ODER-Gatter umfassen. Das vierte Gatter kann ein UND-Gatter umfassen, das positive Ausgänge der entsprechenden Flip-Flops vom Verzögerungstyp in den ersten und zweiten Schieberegistern und den Ausgang des Inverters empfängt. Das fünfte Gatter kann ein UND-Gatter umfassen, das positive Ausgänge der entsprechenden Flip-Elops vom Verzögerungstyp in den ersten und zweiten Schieberegistern und den Ausgang des Inverters empfängt. Die Ausgangsschaltung kann ein Flip-Flop vom JK-Typ umfassen, das den Ausgang von dem fünften Gatter an J- und K- Eingangsanschlüssen empfängt, ein siebtes UND-Gatter, das den Ausgang von dem vierten Gatter und einen positiven Ausgang von dem Flip-Flop vom JK-Typ empfängt und das positive Puls- Code-Modulationssignal ausgibt, und ein achtes UND-Gatter, das den Ausgang von dem vierten Gatter und einen invertierten Ausgang von dem Flip-Flop vom JK-Typ empfängt und das negative Puls-Code-Modulationssignal ausgibt.
Die B8ZS.B6ZS-Codierungsschaltung kann außerdem eine Schaltung umfassen, die die positiven und negativen Puls- Code-Modulationssignale von der Ausgangsschaltung empfängt und ein bipolares Signal mit einem positiven logischen Eins- Pegel, einem Null-Pegel und einem negativen Eins-Pegel erzeugt.

Kurze Beschreibung der Zeichnungen

Andere Aufgaben und Merkmale der vorliegenden Erfindung werden unter Bezugahme auf die beiliegenden Zeichnungen beschrieben. In den Zeichnungen zeigt:
Fig. 1 ein Schaltungsdiagramm einer herkömmlichen B8ZS.B6ZS- Codierungsschaltung;
Fig.2 ein Zeitablaufdiagramm, das eine B8ZS-Codierung durch die in Fig. 1 gezeigte BSZS.B6ZS-Codierungsschaltung darstellt;
Fig. 3 ein Zeitablaufdiagramm, das eine B6ZS-Codierung durch die in Fig. 1 gezeigte B8ZS.B6ZS-Codierungsschaltung darstellt;
Fig. 4 ein Schaltbild eines Ausführungsbeispiels einer B8ZS.B6ZS-Codierungsschaltung entsprechend der vorliegenden Erfindung;
Fig. 5 ein Zeitablaufdiagramm, das eine B8ZS-Codierung durch die in Fig. 4 gezeigte B8ZS.B6ZS-Codierungsschaltung darstellt; und
Fig. 6 ein Zeitablaufdiagramm, das eine B6ZS-Codierung durch die in Fig. 4 gezeigte B8zS.B6ZS-Codierungsschaltung zeigt.

Beschreibung der bevorzugten Ausführungsbeispiele

Bevor das bevorzugte Ausführungsbeispiel beschrieben wird, wird das Prinzip einer B8ZS.B6ZS-Codierung ausführlicher beschrieben. Bei einer B8ZS-Codierung wird ein B8ZS- Verletzungscode: "000-+ 0+-", wie als XPPCM und XNPCM in Fig. 2 gezeigt, erzeugt, wenn acht aufeinanderfolgende Nullen eingegeben werden und eine Polarität der zuletzt codierten Daten unmittelbar vor dem Eingang der acht aufeinanderfolgenden Nullen negativ ist, oder wenn eine Polarität der zuletzt codierten Daten unmittelbar vor dem Eingang der acht aufeinanderfolgenden Nullen positiv ist, wird ein weiterer B8ZS-Verletzungscode: "000+- 0-+" erzeugt. Bei einer B6ZS-Codierung wird ein B6ZS-Verletzungscode: "0+- 0+1", wie als XPPCM und XNPCM in Fig. 3 gezeigt, erzeugt, wenn sechs aufeinanderfolgende Nullen eingegeben werden und eine Polarität der zuletzt codierten Daten unmittelbar vor dem Eingang der sechs aufeinanderfolgenden Nullen negativ ist, oder, wenn eine Polarität der zuletzt codierten Daten unmittelbar vor dem Eingang der sechs aufeinanderfolgenden Nullen positiv ist, wird ein weiterer B6ZS-Verletzungscode: "0+- 0-+" bereitgestellt.
Bei dem obigen Vorgehen entspricht ein codierter Datenwert "0" einem Eingangsdatenwert einer logischen "0" und wird durch XPPCM und XNPCM dargestellt, die sich beide auf hohem Pegel befinden. Bei einer normalen Codierung werden aufeinanderfolgende logische Eins-Daten in Daten codiert, die sich zwischen einer negativen logischen Eins und einer positiven logischen Eins abwechseln. Ein Hochpegel XPPCM und ein Niedrigpegel XNPCN zeigen eine positive logische Eins an, und ein Niedrigpegel XPPCM und ein Hochpegel XNPCM zeigen eine negative logische Eins an. Wenn in einem Verletzungs- Codierungsmodus die aufeinanderfolgenden Nulldaten eingegeben werden, wird jedoch das B8ZS-Verletzungs-Codesignal "000-+ 0+-", wie in Fig. 2 gezeigt, oder das B6ZS- Verletzungs-Codesignal "0+- 0+-", wie in Fig. 3 gezeigt, erzeugt. Falls zwei normale aufeinanderfolgende logische Eins-Daten eingegeben werden und in der normalen Weise codiert werden, muß ein codiertes Signal wie durch gepunktete Linien in Fig. 2 oder Fig. 3 angezeigt erzeugt werden. Jedoch werden diese codierten Daten durch durchgezogene Linien dargestellt, die unzulässige Wellenformen anzeigen. Somit bemerkt die Empfangsseite den Verletzungscode des B8ZS oder B6ZS.
Eine herkömmliche B8ZS.B6ZS-Codierungsschaltung wird unter Bezugnahme auf Fig. 1 bis 3 beschrieben. In Fig. 1 umfaßt die B8ZS.B6ZS-Codierungsschaltung ein Schieberegister 11, das aus acht in Reihe geschalteten Flip-Flops DFF1 bis DFF8 vom Verzögerungstyp und aus einem NAND-Gatter NAND1 besteht. Diese Schaltungen 11 und das NAND1 arbeiten als die Erfassungsschaltung 1 für aufeinanderfolgende Nullen. Die B8ZS.B6ZS-Codierungsschaltung umfaßt außerdem ein NOR-Gatter NOR1, ein Schieberegister 21, das aus sieben in Reihe geschalteten Flip-Flops DFF9 bis DFF15 vom Verzögerungstyp, einem NAND-Gatter NAND6 und einem Inverter INV1 besteht. Diese Schaltungen NOR1, 21, NAND6, INV1 arbeiten als eine Erzeugungsschaltung 2 für den ursprünglichen Verletzungscode. Die B8ZS.B6ZS-Codierungsschaltung umfaßt ein NAND-Gatter NAND2 zum Erzeugen eines ursprünglichen positiv B8ZS- codierten Signals und ein NAND-Gatter NAND3 zum Erzeugen eines ursprünglichen negativ B8ZS-codierten Signals. Die B8ZS.B6ZS-Codierungsschaltung umfaßt ein NAND-Gatter NAND4 zum Erzeugen eines ursprünglichen positiv B6ZS-codierten Signals und ein NAND-Gatter NAND5 zum Erzeugen eines ursprünglich negativ B6ZS-codierten Signals. Die B8ZS.B6ZS- Codierungsschaltung umfaßt auch eine Wählschaltung 4', die aus NAND-Gattern NAND7 bis NAND12 besteht. Wenn sich ein Wählsignal SEL auf einem hohen Pegel befindet, welches eine B8ZS-Codierung anzeigt, werden die ursprünglichen positiv und negativ B8ZS-codierten Signale von den NAND-Gattern NAND11 und NAND12 ausgegeben. Wenn sich das Wählsignal SEL auf einem niedrigen Pegel befindet, welches eine B6ZS-Codierung anzeigt, wird das Wählsignal SEL an einem Inverter INV2 invertiert und die ursprünglichen positiv und negativ B6ZS- codierten Signale werden von den NAND-Gattern NAND11 und NAND12 ausgegeben. Wenn sich das Wählsignal SEL auf einem niedrigen Pegel befindet, wird das Wählsignal SEL an invertierte Löschanschlüsse CLR des DFF7 und des DFF8 in dem Schieberegister 11 und dem DFF14 und dem DFF15 in dem Schieberegister 21 zugeführt und diese Flip-Flops vom Verzögerungstyp DFF7, DFF8, DFF14 und DFF15 werden zwangsweise zurückgesetzt und Hochpegel-Signale werden davon ausgegeben. Die B8ZS.B6ZS-Codierungsschaltung umfaßt eine Ausgangschaltung 3', die aus einem Flip-Flop JKFF vom JK-Typ und NAND-Gattern NAND13 und NAND14 besteht und ein positives Puls-Code-Modulationssignal XPPCM und ein negatives Puls- Code-Modulationssignal XNPCM werden von dem NAND13 und dem NAND14 ausgegeben. Diese Puls-Code-Modulationssignale XPPCN und XNPCM werden zum Erzeugen eines Bipolarsignals an einer Bipolar-Erzeugungsschaltung 8 verwendet. Die NAND2 bis NAND5 (Gatter) besitzen sechs Eingangsanschlüsse und das NAND6 besitzt acht Eingangseinschlüsse. Dementsprechend wird eine Standardspannung von +5 VDC an freie Eingangseinschlüsse des NAND2 bis NAND5 bzw. dem NAND6 zugeführt, um Betriebsstabilität sicherzustellen, aber diese Zuführung der Standardspannung von +5 VDC ist für die vorliegende Erfindung nicht wesentlich.
Der Betrieb der B8ZS-Codierung wird unter Bezugnahme auf Fig. 2 beschrieben.
Das Wählsignal SEL mit einem hohen Pegel "H" wird zugeführt und, wenn die Daten DATA dem Schieberegister 11 zum Zeitpunkt t&sub1; zugeführt werden, werden die Daten durch die DFF1 bis DFF8 im Ansprechen auf den Takt CLK verschoben und die jeweiligen verschobenen Daten werden von positiven Ausgangsanschlüssen Q der DFF1 bis DFF8, wie in Fig. 2 gezeigt, ausgegeben. Umgekehrt werden invertierte verschobene Daten von negativen Ausgangsanschlüssen der DFF1 bis DFF8 dem NAND1 zugeführt. Ein Ausgang des NAND1 nimmt einen niedrigen Pegel an, wenn sich alle acht Eingangssignale auf einem hohen Pegel befinden, d.h. wenn dem Schieberegister 11 acht aufeinanderfolgende Null-Daten zugeführt werden. In einer Anfangsbedingung befinden sich Ausgänge von dem NAND1 und NAND6 auf einem niedrigen Pegel und als Folge davon nimmt ein Ausgang des NOR1 einen hohen Pegel an. Der Ausgang mit hohem Pegel wird dem DFF9 zugeführt. Wenn der Datenwert "1" zum Zeitpunkt t&sub1; zugeführt wird, nimmt der Ausgang des NAND1 einen hohen Pegel an und der Ausgang des NOR1 nimmt einen niedrigen Pegel an.
Ein einzelner Impuls wird in das Schieberegister 21 geschoben, d.h. durch das DFF9 bis DFF15 in Ansprechen auf den CLK. Wenn alle invertierte Ausgänge der DFF9 bis DFF15 einen hohen Pegel annehmen, nimmt der Ausgang des NAND6 einen niedrigen Pegel an. Der Ausgang des NAND1 bleibt aber auf dem hohen Pegel.
Zu einem Zeitpunkt t&sub9; sind die Eingänge an Eingangsanschlüssen des NAND2 wie folgt:
Invertierter Ausgang des DFF8: niedriger Pegel
invertierter Ausgang des DFF15: hoher Pegel
invertierter Ausgang des DFF11: hoher Pegel
invertierter Ausgang des DFF12: hoher Pegel
invertierter Ausgang des DFF14: hoher Pegel
Standardspannung: immer auf hohem Pegel.
Dementsprechend befindet sich ein Ausgang des NAND2 auf einem hohen Pegel und dieses Signal mit hohem Pegel wird von dem NAND1 als das positive B8ZS-Wählsignal mit einem hohen Pegel ausgegeben. In ähnlicher Weise sind die Eingänge an Eingangsanschlüssen des NAND3 wie folgt:
Invertierter Ausgang des DFF8: niedriger Pegel
invertierter Ausgang des DFF15: hoher Pegel
invertierter Ausgang des DFF10: hoher Pegel
invertierter Ausgang des DFF11: hoher Pegel
invertierter Ausgang des DFF14: hoher Pegel
Standardspannung: immer auf hohem Pegel.
Dementsprechend befindet sich ein Ausgang des NAND3 ebenso auf einem hohen Pegel und dieses Signal mit hohem Pegel wird von dem NAND12 als das negative B8ZS-Wählsignal mit einem hohen Pegel ausgegeben. Zu diesem Zeitpunkt befindet sich ein positiver Ausgang Q des JKFF auf einem niedrigen Pegel und ein invertierter Ausgang des JKFF befindet sich auf einem hohen Pegel, und dementsprechend werden das positive Puls- Code-Modulationssignal XPPCM mit einem hohen Pegel und das negative Puls-Code-Modulationssignal XNPCM mit einem niedrigen Pegel ausgegeben.
In Fig. 2 zeigt eine Kombination des positiven Puls-Code- Modulationssignals XPPCM und das negative Puls-Code- Modulationssignal XNPCM mit niedrigem Pegel eine logische "1" mit einer positiven Polarität an und wird durch "+" dargestellt. Eine Kombination des positiven Puls-Code- Modulationssignals XPPCM mit niedrigem Pegel und des negativen codierten Pulssignals XNPCM mit hohem Pegel zeigt eine logische "1" mit einer negativen Polarität an und wird durch ,"-", dargestellt. Eine Kombination des positiven Puls- Code-Modulationssignals XPPCM mit hohem Pegel und des negativen Puls-Code-Modulationssignals XNPCM mit hohem Pegel zeigt eine logische "0" an und wird durch "0" dargestellt.
Zum nächsten Zeitpunkt t&sub9; wird das JKFF im Ansprechen auf einen nächsten CLK geändert, da J- und K-Eingänge durch das obige Hochpegelsignal von dem NAND12 zugeführt werden. Der Ausgang des NAND2 befindet sich noch auf einem hohen Pegel und als Folge davon nimmt das positive Puls-Code- Modulationssignal XPPCM einen niedrigen Pegel an und das negative Puls-Code-Modulationssignal XNPCM nimmt einen hohen Pegel an. Dies zeigt eine logische "1" mit der negativen Polarität an.
Bei einem weiteren nächsten Zeitpunkt t&sub9; wird das JKFF weiter im Ansprechen auf eine Anlegung eines weiteren nächsten CLK geändert, da sich der Ausgang des NAND12 noch auf einem hohen Pegel befindet und sich der Ausgang des NAND2 ebenso noch auf einem hohen Pegel befindet. Als Folge davon nimmt das positive Puls-Code-Modulationssignal XPPCM einen hohen Pegel an und das negative Puls-Code-Modulationssignal XNPCM nimmt einen niedrigen Pegel an. Dies zeigt eine logische "1" mit der positiven Polarität an.
Die obige kontinuierliche logische "1" mit der positiven Polarität die logische "1" mit der negativen Polarität und die logische "1" mit der positiven Polarität entsprechen den ersten drei logischen Einsen von Eingangsdaten DATA und die Codierungsschaltung gibt in dem B8ZS- Codierungsmodus entsprechende positive und negative Puls- Code-Modulationssignale XPPCM und XNPCM nach einer Verzögerung mit acht Takten ab.
Wenn acht aufeinanderfolgende Null-Daten DATA an das Schieberegister 11 während Zeiten t&sub1;&sub1; und t&sub1;&sub8; angelegt werden, gibt das NAND1 ein Niedrigpegelsignal an das NOR1 ab und der Ausgang des NOR1 nimmt einen hohen Pegel an, da sich der Ausgang des NAND6 auf einem niedrigen Pegel befindet. Der Hochpegelausgang des NOR1 wird an das DFF9 in dem Schieberegister 21 angelegt, um das DFF9 bei einem nächsten Takt CLK zu setzen, und der Ausgang des NAND6 nimmt wiederum einen hohen Pegel an. Dementsprechend wird von dem NOR1 dem Schieberegister 21 ein einzelner Impuls zugeführt und in dem Schieberegister 21 verschoben. Während Zeiten t&sub1;&sub8; und t&sub2;&sub5; gibt die B8ZS.B6ZS-Codierungsschaltung das in Fig. 2 gezeigte B8ZS-Verletzungs-Codesignal "000-+ 0+-" aus, aber das echte Verletzungs-Codesignal ist "0-+ 0+-". Die ersten zwei Nullen des B8ZS-Verletzungs-Codesignals entsprechen den ersten zwei Nullen der acht aufeinanderfolgenden Nullen der DATA.
Der Betrieb der B6ZS-Codierung wird nun unter Bezugnahme auf Fig. 3 beschrieben.
Das Wählsignal SEL mit einem niedrigen Pegel "L" wird zugeführt, und das DFF7 und DFF8 in dem Schieberegister 11 und das DFF14 und DFF15 in dem Schieberegister 21 werden zwangsweise zurückgesetzt und geben Hochpegelsignale von ihren invertierten Ausgangsanschlüssen aus und das NAND9 und das NAND10 in der Wählschaltung 4' werden ausgewählt. Somit sind die Ausgänge des NAND4 und des NAND5 der Gegenstand des Interesses, wenn die B6ZS-Codierung diskutiert wird.
In Fig. 3 gleichen die Datenzüge DATA denjenigen in Fig. 2, und der grundlegende Betrieb ist der gleiche wie derjenige aus Fig. 2. Da das DFF7 und DFF8 und das DFF4 und DFF15 zwangsweise zurückgesetzt werden, wird jedoch zu einem Zeitpunkt t&sub8; ein erstes B6BZ-codiertes Signal bestehend aus dem positiven Puls-Code-Modulationssignal XPPCN mit einem hohen Pegel und dem negativen Puls-Code-Signal XNPCN mit einem niedrigen Pegel entsprechend einer ersten logischen "1" der Datenzüge DATA ausgegeben.
Die Daten DATA mit aufeinanderfolgenden Nullen beginnen von einem Zeitpunkt t&sub1;&sub1; und zu einem Zeitpunkt t&sub1;&sub6; wird ein erstes B6ZS-Verletzungssignal mit einem Nullpegel entsprechend einem ersten Nulldatenwert der Daten mit aufeinanderfolgenden Nullen ausgegeben. Zu einem nächsten Taktzeitpunkt wird ein zweiter B6ZS-Verletzungsdatenwert bestehend aus dem positiven Puls-Code-Modulationssignal XPPCN mit einem niedrigen Pegel und dem negativen Puls-Code- Modulationssignal XNPCM mit einem hohen Pegel, somit eine logische "1" mit einer negativen Polarität anzeigend ausgegeben. Danach werden eine logische "1" mit einer positiven Polarität, ein Nullpegel, eine logische "1" mit einer positiven Polarität und eine logische "1" mit einer negativen Polarität erzeugt, die den B6ZS-Verletzungscode zusammen mit dem obigen ersten Verletzungscode aus einer Null und einer zweiten logischen "1" mit der negativen Polarität.
Im Vergleich mit dem Erzeugungszeitpunkt t&sub1;&sub8; für das erste B8ZS-Verletzungs-Codesignal und dem Erzeugungszeitpunkt t&sub1;&sub6; für das erste B6ZS-Verletzungs-Codesignal ist der Erzeugungszeitpunkt t&sub1;&sub6; für das erste B6ZS-Verletzungs- Codesignal zwei Takte früher zum Erzeugungszeitpunkt für das erste B8BZ-Verletzungs-Codesignal. Diese zeitliche Nacheilung verursacht eine mühsame Datenverarbeitung auf der Empfängerseite.
Zusätzlich ist die in Fig. 1 gezeigte B8ZS.B6ZS- Codierungsschaltung relativ komplex. Es wird eine kompakte B8ZS.B6ZS-Codierungsschaltung benötigt, da viele B8ZS.B6ZS- Codierungsschaltungen, beispielsweise ungefähr 280 B8ZS.B6ZS- Codierungsschaltungen für zehn Grundzellen verwendet werden, wobei jede Zelle bei Verwendung eines Multiplex-Systems (13 MUX) mit einer Gruppe erster und dritter Ordnung 28 B8ZS.B6ZS-Codierungsschaltungen umfaßt.
Im folgenden wird unter Bezugnahme auf die Fig. 4 bis 6 ein Ausführungsbeispiel einer B8ZS.B6ZS-Codierungsschaltung entsprechend der vorliegenden Erfindung beschrieben.
In Fig. 4 umfaßt die B8ZS.B6ZS-Codierungsschaltung die Erfassungsschaltung 1 für aufeinanderfolgende Null-Daten mit dem Schieberegister 11 bestehend aus acht in Reihe geschalteten Flip-Flops DFF1 bis DFF8 vom VerzögerungstyP und dem NAND-Gatter NAND1. Die B8ZS.B6ZS-Codierungsschaltung umfaßt auch die Erzeugungsschaltung 2 für den ursprünglichen Verletzungscode mit dem Schieberegister 21, das aus sieben in Reihe geschalteten Flip-Flops DFF9 bis DFF15 vom Verzögerungstyp, dem Inverter INV1, dem NOR-Gatter NOR 1 und dem NAND-Gatter NAND6 besteht. Die Erfassungsschaltung 1 für aufeinanderfolgende Null-Daten und die Erzeugungsschaltung 2 für den ursprünglichen Verletzungscode sind an sich die gleichen wie die in Fig. 1 gezeigten.
Wie in Fig. 4 gezeigt ist eine Wähl- und Ausgabe-Schaltung 3 vorgesehen, die NAND-Gatter NAND15 und NAND16 umfaßt. Die Wähl- und Ausgabe-Schaltung 3 umfaßt auch die Flip-Flops JKFF vom JK-Typ und die NAND-Gatter NAND13 und NAND14. Das letztere entspricht der Ausgabe-Schaltung 3', die in Fig. 1 gezeigt ist.
In Fig. 4 ist die Erzeugungsschaltung 8 für ein bipolares Signal, die in Fig. 1 gezeigt ist, konkret gezeigt. Die Erzeugungsschaltung 8 für ein Bipolarsignal umfaßt Transistoren TR1 und TR2 und einen Transformator TRS, und ein gemeinsamer Verbindungspunkt der Emitter der Transistoren TR1 und TR2 ist mit Masse verbunden. Einem Mittelabschnitt einer Primärspule des Transformators TRS wird eine vorgegebene (DC)-Gleichspannung V zugeführt und ein in Fig. 5 und 6 gezeigtes Bipolarsignal BIPOLAR wird zwischen Ausgangsanschlüssen einer Sekundärspule des Transformators TRS ausgegeben. Der Betrieb der Erzeugungsschaltung 8 für ein bipolares Signal wird im folgenden noch beschrieben.
Die Tabelle 1 zeigt die Eingänge der in Fig. 4 gezeigten NAND15 und NAND16. Tabelle 1
In der Tabelle 1 stellen DFF6 bis DFF13 und INV1 die invertierten Ausgänge des DFF6 bis DFF13 und den invertierten Ausgang des Inverters INV1 dar.
Die Tabelle 2 zeigt die Eingänge der in Fig. 1 gezeigten NAND2 bis NAND5. Tabelle 2
Im Vergleich mit Tabellen 1 und 2 entsprechen die Eingänge des NAND15 den Eingängen des NAND4 und die Eingänge des NAND15 entsprechen den Eingängen des NAND5.
In Fig. 1 ist die Verbindung zwischen den invertierten Ausgängen von dem Schieberegister 21, dem invertierten Ausgang des INV1 und dem NAND4 und NAND5 ausreichend, um den normalen B8ZS-Code und/oder das B6ZS-Codesignal und den B6ZS- Verletzungscode zu erzeugen. Wie oben unter Bezugnahme auf Fig. 2 und 3 beschrieben, besteht der wesentliche Abschnitt des B8ZS-Verletzungscodes und des B6ZS-Verletzungscodes aus "0-+ 0+-", wenn die letzte codierte logische "1" unmittelbar vor der "0" der ersten Verletzungscodes eine logische "1" mit der negativen Polarität ist. Wenn die letzte codierte logische "1" unmittelbar vor der "0" des ersten Verletzungscodes eine logische "1" mit der positiven Polarität ist, besteht der wesentliche Abschnitt des B8ZS- Verletzungscodes und des B6ZS-Verletzungscodes aus "0+- 0-+".
Wie oben beschrieben, ist die in Fig. 4 gezeigte B8ZS.B6ZS- Codierungsschaltung aufgebaut, um das normale B8ZS-Codesignal und das B6ZS-Code-Signal und das B6ZS-Verletzungs-Codesignal sowie den B8ZS-Verletzungscode in der Erzeugungsvorgehensweise für den B6ZS-Verletzungscode zu erzeugen. Als eine Folge davon ist ein startzeitpunkt t&sub1;&sub6; des in Fig. 5 gezeigten B8ZS-Verletzungs-Codesignals der gleiche wie ein startzeitpunkt t&sub1;&sub6; des in Fig. 6 gezeigten B6ZS- Verletzungs-Codesignals. Da jedoch das DFF7, das DFF 8, das DFF14 und das DFF15 in einer normalen Weise arbeiten, wenn sich das Wählsignal SEL auf einem hohen Pegel befindet, welches die BSZS-Codierung anzeigt, wird, wie in Fig. 5 gezeigt, ein gesamter Verletzungscode des B8ZS an sich aufrechterhalten.
Zusätzlich sind das NAND2 und das NAND3 weggelassen und somit sind auch das NAND7 und das NAND12 weggelassen.
Der Betrieb des in Fig. 4 gezeigten JKFF, des NAND13 und des NAND14 ist der gleiche wie derjenige von den in Fig. 1 gezeigten.
Der in Fig. 5 gezeigte Betrieb ist dem in Fig. 2 gezeigten bis auf die obigen Unterschiede ähnlich. Fig. 5 ist die gleiche wie Fig. 3, weil die B6ZS-Codierung in beiden der Fig. 1 und 4 gezeigten B8ZS.B6ZS-Codierungsschaltungen die gleiche ist.
Im folgenden wird der Betrieb der Erzeugungsschaltung 8 für ein Bipolarsignal beschrieben.
Wenn sich sowohl das positive als auch das negative Puls- Code-Modulationssignal XPPCM und XNPCM auf einem Nullpegel befinden, sind beide Transistoren TR1 und TR2 in einem AUS- Zustand geschaltet und der Ausgang der Sekundärspule des Transformators TRS befindet sich auf einem Nullpegel. Wenn sich das positive Puls-Code-Modulationssignal XPPCM auf einem hohen Pegel befindet und sich das negative Puls-Code- Modulationssignal XNPCM auf einem niedrigen Pegel befindet, ist der Transistor TR1 in einen EIN-Zustand geschaltet und der Transistor TR2 ist in einen Aus-Zustand geschaltet. Ein Strom fließt durch eine Spule auf einer oberen Seite der Primärspule, den Transistor TR1 und die Masse, und als Folge davon wird ein Signal mit einer positiven Polarität in der Sekundärspule des Transformators TRS angeregt.
Wenn sich das positive Puls-Code-Modulationssignal XPPCM auf einem niedrigen Pegel befindet und sich das negative Puls- Code-Modulationssignal XNPCM auf einem hohen Pegel befindet, wird andererseits ein Signal mit negativer Polarität erzeugt. Das Bipolarsignal BIPOLAR ist in Fig. 5 und 6 dargestellt.
Das Bipolarsignal BIPOLAR wird in das digitale Kommunikationsnetz transferiert.
Nun wird eine weitere Ausführung einer B8ZS.B6ZS- Codierungsschaltung beschrieben. Das in Fig. 4 gezeigte NAND1, das NAND15, das NAND16 und das NAND6 kann durch UND- Gatter ersetzt werden, und ein ODER-Gatter kann anstelle des NOR1 verwendet werden. Das NAND13 und das NAND14 können ebenso durch UND-Gatter ersetzt werden. In diesem Fall sind die Eingänge der UND-Gatter entsprechend zu dem NAND1, dem NAND15, dem NAND16 und dem NAND6 die Ausgänge der positiven Ausgangsanschlüsse der Schieberegister 11 und 21.
Die DFF1 bis DFF8 in dem Schieberegister 11 können durch andere Flip-Flops ersetzt werden. Außerdem können die DFF9 bis DFF15 durch andere Flip-Flops ersetzt werden.
Viele beträchtlich unterschiedliche Ausführungen der vorliegenden Erfindung können konstruiert werden, ohne von dem Grundgedanken und Umfang der vorliegenden Erfindung abzuweichen. Es versteht sich somit von selbst, daß die vorliegende Erfindung nicht auf die oben beschriebenen spezifischen Ausführungen bis auf die in den beiliegenden Ansprüchen definierten beschränkt ist.

Claims

1. Schaltung zum Erzeugen eines bipolaren codierten Signals entsprechend einem unipolaren Eingangssignal, wenn das unipolare Eingangssignal nicht mehr als acht aufeinanderfolgende Nulldaten in einem Bipolarmodus mit Acht-Nullen-Substitution (B8ZS) umfaßt und zum Erzeugen eines codierten Signals für eine B8ZS-Verletzung, wenn das unipolare Eingangssignal mehr als acht aufeinanderfolgende Nulldaten in dem B8ZS-Modus einschließt, umfassend:

ein erstes Schieberegister (11) mit acht in Reihe geschalteten Flip-Flops, die das unipolare Eingangssignal empfangen und dieses in Ansprechen auf ein Taktsignal verschieben;

wobei ein erstes Gatter (NAND1) Ausgänge von allen Flip- Flops in dem ersten Schieberegister empfängt und ein erstes Erfassungssignal für aufeinanderfolgende Nullen ausgibt, wenn alle Flip-Flops in dem ersten Schieberegister zurückgesetzt sind;

ein zweites Schieberegister (21) mit sieben in Reihe geschalteten Flip-Flops;

ein zweites Gatter (NAND6), das Ausgänge von allen Flip- Flops in dem zweiten Schieberegister empfängt und ein zweites Erfassungssignal für aufeinanderfolgende Nullen ausgibt, wenn alle Flip-Flops in dem zweiten Schieberegister zurückgesetzt sind;

ein drittes Gatter (NOR1), das das erste und zweite Erfassungssignal für aufeinanderfolgende Nullen von dem ersten und dem zweiten Gatter empfängt und an das zweite Schieberegister ein Setzsignal ausgibt, wenn sowohl das erste als auch das zweite Erfassungssignal für aufeinander folgende Nullen aufeinanderfolgende Nullen anzeigen, wobei das zweite Schieberegister den Ausgang von dem dritten Gatter im Ansprechen auf das Taktsignal verschiebt;

einen Inverter (INV1), der den Ausgang von dem dritten Gatter empfängt und ein invertiertes Signal ausgibt;

ein viertes Gatter (NAND15), das Ausgänge von einem sechsten Flip-Flop (DFF6) in dem ersten Schieberegister und von einem ersten, zweiten, vierten und fünften Flip- Flop (DFF9, DFF10, DFF12, DFF13) in dem zweiten Schieberegister empfängt und ein erstes ursprüngliches codiertes Signal ausgibt;

ein fünftes Gatter (NAND16), das Ausgänge von dem sechsten Flip-Flop (DFF6) in dem ersten Schieberegister, dem Inverter und dem ersten, vierten und fünften Flip- Flop (DFF9, DFF12 und DFF13) in dem zweiten Schieberegister empfängt und ein zweites ursprüngliches codiertes Signal ausgibt;

eine Ausgangsschaltung, die die ersten und zweiten ursprünglichen codierten Signale von den vierten und fünften Gattern empfängt und ein positives Puls-Code- Modulationssignal (XPPCM) und ein negatives Puls-Code- Modulationssignal (XNPCN) ausgibt, die als ein Bipolarsignal verwendet werden,

dadurch gekennzeichnet, daß

die letzten zwei Flip-Flops in der Reihenverschaltung des ersten Schieberegisters in dem B6ZS-Modus zurückgesetzt werden; und

die letzten zwei Flip-Flops in der Reihenverschaltung des zweiten Schieberegisters in dem B6ZS-Modus zurückgesetzt werden, wobei die Schaltung ein bipolares codiertes Signal entsprechend dem unipolaren Eingangssignal erzeugt, wenn das unipolare Eingangssignal nicht mehr als sechs aufeinanderfolgende Nullen in einem Bipolarmodus mit einer Sechs-Nullen-Substitution (B6ZS) umfaßt und ein codiertes Signal für eine B6ZS-Verletzung erzeugt, wenn das unipolare Eingangssignal mehr als sechs aufeinanderfolgende Nulldaten in dem B6ZS-Modus umfaßt.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß

das erste Schieberegister (11) acht in Reihe geschaltete Flip-Flops (DKF1 bis DFF8) vom Verzögerungstyp empfängt, und das erste Gatter (NAND1) ein NAND-Gatter umfaßt, das invertierte Ausgänge der Flip-Flops vom Verzögerungstyp in dem ersten Schieberegister umfaßt,

wobei das zweite Schieberegister (21) sechs in Reihe geschaltete Flip-Flops (DFF9 bis DFF15) vom Verzögerungstyp umfaßt und das zweite Gatter (NAND2) ein NAND-Gatter umfaßt, das invertierte Ausgänge der Flip- Flops vom Verzögerungstyp in dem zweiten Schieberegister empfängt,

wobei das dritte Gatter (NOR1) ein NOR-Gatter umfaßt, und wobei das vierte Gatter (NAND15) ein NAND-Gatter umfaßt, das invertierte Ausgänge der entsprechenden Flip-Flops vom Verzögerungstyp in den ersten und zweiten Schieberegistern empfängt und das fünfte Gatter (NAND16) ein NAND-Gatter umfaßt, das invertierte Ausgänge der entsprechenden Flip-Flops vom Verzögerungstyp in den ersten und zweiten Schieberegistern und den Ausgang des Inverters empfängt.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Ausgangsschaltung ein Flip-Flop vom JK-Typ umfaßt, das den Ausgang von dem fünften Gatter (NAND16) an J- und K-Eingangsanschlüssen empfängt, ein siebtes NAND-Gatter (NAND13), das den Ausgang von dem vierten Gatter (NAND15) und einen positiven Ausgang von dem Flip-Flop vom JK-Typ empfängt und das positive Puls-Code-Modulationssignal (XPPCM) ausgibt, und ein achtes NAND-Gatter (NAND14), das den Ausgang von dem vierten Gatter (NAND15) und einen invertierten Ausgang von dem Flip-Flop vom JK-Typ empfängt und das negative Puls-Code-Modulationssignal (XNPCM) ausgibt.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Schieberegister (11) acht in Reihe geschaltete Flip-Flops (DFF1 bis DFF8) vom Verzögerungstyp umfaßt und das erste Gatter (NAND1) ein UND-Gatter umfaßt, das positive Ausgänge der Flip-Flops vom Verzögerungstyp in dem ersten Schieberegister empfängt, wobei das zweite Schieberegister (21) sechs in Reihe geschaltete Flip-Flops (DFF9 bis DFF15) vom Verzögerungstyp umfaßt und das zweite Gatter (NAND2) ein UND-Gatter umfaßt, das positive invertierte Ausgänge der Flip-Flops vom Verzögerungstyp in dem zweiten Schieberegister empfängt,

wobei das dritte Gatter (NOR1) ein Exklusiv-ODER-Gatter umfaßt, und

wobei das vierte Gatter (NAND15) ein UND-Gatter umfaßt, das positive Ausgänge der entsprechenden Flip-Flops vom Verzögerungstyp in den ersten und zweiten Schieberegistern empfängt und das fünfte Gatter (NAND16) ein UND-Gatter umfaßt, das positive Ausgänge der entsprechenden Flip-Flops vom Verzögerungstyp in den ersten und zweiten Schieberegistern und den Ausgang des Inverters empfängt.

5. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Ausgangsschaltung ein Flip-Flop vom JK-Typ umfaßt, das den Ausgang von dem fünften Gatter an J- und K- Eingangsanschlüssen empfängt, ein siebtes UND-Gatter, das den Ausgang von dem vierten Gatter und einen positiven Ausgang von dem Flip-Flop vom JK-Typ empfängt und das positive Puls-Code-Modulationssignal (XPPCM) ausgibt, und ein achtes UND-Gatter, das den Ausgang von dem vierten Gatter und einen invertierten Ausgang von dem Flip-Flop vom JK-Typ empfängt und das negative Puls-Code- Modulationssignal (XNPCM) ausgibt.

6. Schaltung nach Anspruch 1, außerdem umfassend eine Schaltung (8), die das positive und negative Puls-Code-Modulationssignal (XPPCM, XNPCM) von der Ausgangsschaltung empfängt und ein bipolares Signal mit einem positiven logischen Eins-Pegel, einem Null-Pegel und einem negativen logischen Eins-Pegel erzeugt.

7. Digitales Daten-Multiplexsystem umfassend eine Codierungsschaltung nach einem der vorgehenden Ansprüche.

8. Digitales Datenkommunikationssystem umfassend eine Codierungsschaltung nach einem der Ansprüche 1 bis 6 oder ein Multiplexsystem nach Anspruch 7.