JPS63222519A

JPS63222519A - Ｂ８ｚｓ／ｂ６ｚｓ符号回路

Info

Publication number: JPS63222519A
Application number: JP62057226A
Authority: JP
Inventors: Toru Kosugi; 亨小杉; Takahiro Furukawa; 隆弘古川; Hirohisa Miyaou; 宮應　裕久
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-03-12
Filing date: 1987-03-12
Publication date: 1988-09-16
Also published as: US4887083A; DE3881554T2; CA1305258C; EP0282924A3; DE3881554D1; EP0282924B1; EP0282924A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕ディジタル伝送における零符号の連続によるタイミング
情報の消失を防ぐため、８連続零又は６連続零をＢ８Ｚ
Ｓ符号又はＢ６ＺＳ符号に選択変換するＢ８ＺＳ　／　
Ｂ６ＺＳ符号回路であって、８連続零検出回路とバイポ
ーラ反則符号生成回路を構成する夫々８段と７段のシフ
トレジスタの最終２段の動作を選択信号のＨ／Ｌにより
動作／停止するだけで選択回路を省略してＢ８ＺＳ符号
／　Ｂ６ＺＳ符号の切換ができるようにして回路構成の
簡素化と両符号変換の変換時点のビット遅延量を同一に
したもの。

〔産業上の利用分野〕

本発明はディジタル伝送のバイポーラ符号の零符号の長
い連続を排除し、伝送路上のパルス密度を増加させタイ
ミング情報の消失を防ぐための２進Ｎ＠置換（ＢＮＺＳ
　）回路の構成に係り、特に送信元のデータの中に含ま
れる８つの零の連続に対する８雰置換＜　ａｊｚｓ　＞
符号と６つの零の連続に対する６零置換（Ｂ６ＺＳ　）
符号の何れかを選択使用するＢ８ＺＳ　／　Ｂ６ＺＳ符
号回路に関する。

８零置換（Ｂ８ＺＳ　）は、入力データの中の８個の零
の連続を、８連続零の直前のパルスの極性が負のときバ
イポーラ反則符号０００−＋　０＋−に置換し、８連続
零の直前のパルスの極性が正のときバイポーラ反則符号
０００＋−０−十に置換する。＋−は符号“１　”のパ
ルスの正負極性を表す。

６零置換（［１６ＺＳ　）は、人力データの中の６個の
零の連続を、６連続零の直前のパルスの極性が負のとき
Ｏ−＋　Ｏ＋−に置換し、６個の零の直前のパルスの極
性が正のときＯ＋−０−十のバイポーラ反則符号に置換
する。

ディジタル伝送でよく使用されるＢ８ＺＳ変換とＢ６Ｚ
Ｓ変換の何れか一方を選択して用いるＢ８ＺＳ／　Ｂ６
ＺＳ符号回路としては、回路規模が小さく、さらにＢ８
ＺＳ変換とＢ６ＺＳ変換が行われる時点のビット遅延量
が同じであることが望まれている。

〔従来の技術〕

従来の８８ＺＳ　／　Ｂ６ＺＳ符号回路の構成を第Φ図
に示し、第６図に従来の１１８２５符号変換のタイムチ
ャート、第４図に従来のＢ６ＺＳ符号変換のタイムチャ
ートを示す。

第４図において、Ｆ、Ｆ、１〜Ｆ、Ｆ、８　　は８連続
零検出用の８個のシフトレジスタであって、全てＤフリ
ップフロップで構成され、Ｆ、Ｆ、９〜Ｆ、Ｆ、１５は
バイポーラ反則符号作成用の７個のシフトレジスタであ
って、矢張りＤフリップフロップで構成される。

８個のシフトレジスタＦ、Ｆ、１〜Ｆ、Ｆ、８の口出力
はアンドゲートＡＮＤＩに入力され、８連続する零を検
出するとその検出出力がオアゲートＯＲＩを介して７個
のシフトレジスタＦ、Ｆ、９〜Ｆ、Ｆ、１５に入力され
る。

シフトレジスタＦ、Ｆ、９〜Ｆ、Ｆ、１５に入力された
信号はその口出力からアンドゲートＡＮＤ　２〜ＡＮＤ
５に読出されてＢ８ＺＳ符号とＢ６ＺＳ符号の２種類の
バイポーラ反則符号を作成する。

そして、選択信号Ｂ８　／　８６　ＳＥＬが“Ｈ”で入
力する時、アンドゲートＡＮ０２〜ＡＮＤ　５の出力を
アントゲ−１−ＡＮＤ　？　ＡＮＤ　８　ＡＮＤ　１１
　ＡＮＤ　１２で選択してＢ８ＺＳ符号則に合ったバイ
オレーション符号を作成する。また、選択イε号Ｂ８　
／　Ｂ６　ＳＥＬが“Ｌ　″で入力する時、Ｆ、Ｆ、７
．　　Ｆ、Ｆ、８及びＦ、Ｆ、１４゜Ｆ、Ｆ、１５の動
作を停止させるとともに、“Ｌ”の選択信号Ｂ８　／　
Ｂ６　ＳＥＬをインバータｉＮν２で“Ｈ”に反転させ
、アンドゲートＡＮＤ　４　ＡＮＤ　５の出力をアンド
ゲートＡＮＤ　９〜ＡＮＤ　１２で選択してＢ６ＺＳ符
号則に合ったバイオレーション符号を作成する。

選択回路のアンドゲートＡＮＤ　１１の出力は、アンド
ゲートＡＮＤ　１３．ΔＮＤ１４に入力され、アンドゲ
ートＡＮＤ　１２の出力はトグル動作をするＪ、にフリ
・ノプフロソ’７”　Ｆ、Ｆ、１６に入力され、極性の
異なる２つの出力０１石を夫々アントゲ−）ＡＮＤ　１
３．ΔＮＤ１４に入力する。そしてアンドゲートＡＮＤ
　１３．ＡＮＤ１４は、夫々の出力端からバイポーラ信
号の正パルスＸ　Ｐ　ＩＩ　ＣＭ、負パルスＸＮＰＣＭ
を出力して、ａ連続零をＢ８ＺＳ符号に置換するか、又
は６連続零をＢ６ＺＳ符号に置換して外部に出力する。

〔発明が解決しようとする問題点〕

従来のＢ８ＺＳ　／　Ｂ６ＺＳ符号回路は、上記の如く
、連続零検出用シフトレジスタのフリップフロップＦ、
Ｆ、６．　　Ｆ、Ｆ、８の各口出力と反則符号発生用シ
フトレジスタのＦ、Ｆ、９〜Ｆ、Ｆ、１５の各０出力を
２種類の符号則に合うようにアンドゲートＡＮＤ　２〜
ＡＮＤ５に読出して、選択信号Ｂ８　／　Ｂ６　ＳＥＬ
の“ＩＩ”とＬ″により、フリップフロップＦ、Ｆ、７
．　　Ｆ。

Ｆ、８．　　Ｐ、Ｆ、１４．　Ｆ、ｒｌ、１５の動作を
停止すると同時に選択回路のアンドゲートＡＮＤ７〜Ａ
ＮＤ　１２を駆動し、アンドゲートＡＮＤ２〜ΔＮＤ　
５の出力を該選択回路により選択して、８連続する零を
Ｂ８ＺＳ符号に又は６連続する零をＢ６ＺＳ符号に変換
し出力するが、選択回路のアントゲ−）ＡＮＤ７〜ＡＮ
Ｄ　１２があるため回路規模が大きく、しかもＢ８ＺＳ
符号の変換時点のビット遅延量がＢ６ＺＳ符号の変換時
点のビット遅延量に比して２ビット多く遅延して一致し
ないという問題がある。

〔問題点を解決するための手段〕

第１図はこの問題を解決する本発明のＢ８ＺＳ　／Ｂ６
ＺＳ符号回路の構成を示すブロック図である。

ｌは、入力データのなかの８連続する零を検出する連続
零検出回路であって、８段のシフトレジスタにより構成
される。

２は、連続零検出回路ｌの検出出力を７段のシフトレジ
スタに入力しその各段出力から所定のバイポーラ反則符
号を出力する反則符号生成回路、３は反則符号生成回路
２の出力と連続零検出回路１の出力と標準電圧Ｖを入力
して所定のＢＮＺＳ符号列を出力するＢＮＺＳ符号出力
回路であって、選択信号ＳＥＬのＨ／Ｌ切換により、連
続零検出回路ｌのシフトレジスタの最終２段と反則符号
生成回路２のシフトレジスタの最終２段の動作を停止さ
せ、８連続零をＢ８ＺＳ符号に置換して出力するか、又
は６連続零をＢ６ＺＳ符号に置換して出力する。

〔作用〕

連続零検出回路１の８個のシフトレジスタは入力データ
のなかの８連続する零を検出し、その検出信号を反則符
号生成回路２の７個のシフトレジスタに入力する。

反則符号生成回路２は前記連続零検出回路１の検出出力
を７段のシフトレジスタに入力してその出力および入力
から所定のバイポーラ反則符号を作成する。

ＢＮＺＳ符号出力回路３は反則符号生成回路２の出力と
連続零検出回路１の出力と標準電圧Ｖを入力して、所定
のＢＮＺＳ符号則に合致するＢ８ＺＳ符号とＢ６ＺＳ符
号を出力するが、選択信号の符９号Ｈ／Ｌの切換により
反則符号生成回路２のシフトレジスタの最終２段と連続
零検出回路１のシフトレジスタの最終２段の動作を停止
させるので、８連続零をＢ８ＺＳ符号に置換して出力す
る状態から、６連続零をＢ６ＺＳ符号に変換して出力す
る状態に自動的に切換えられる。

本発明（７）　Ｂ８ＺＳ　／　Ｂ６ＺＳ符号回路は、Ｂ
８ＺＳ符号とＢ６ＺＳ符号の選択回路を独立して設ける
ことなく、選択信号の“Ｈ”と“Ｌ”の切換により、連
続零検出用の８個のシフトレジスタＰ、Ｆ、１〜Ｆ。

Ｆ、８の最終段２個Ｆ、Ｆ、？、　　Ｆ、Ｆ、８及び反
則符号発生用の７個のシフトレジスタＦ、Ｆ、９〜Ｉ”
、Ｆ、１５の最終段２個Ｆ、Ｆ、１４．　Ｆ、Ｆ、１５
の動作を停止させ、ＢＮＺＳ符号出力回路３がＢ８ＺＳ
符号とＢ６ＺＳ符号の選択を自動的に行って出力するの
で、回路が大幅に面素化されるとともに、両符号の置換
が同じ時点で行われてピント遅延量に差がなくなり問題
が解決される。

（実施例〕第２図は本発明の実施例のＢ８ＺＳ　／　Ｂ６ＺＳ符号
回路の構成を示すブロック図であって、第３図はそのＢ
８ＺＳ符号変換タイムチャートであり、第４図はＢ６Ｚ
Ｓ符号変換タイムチャー１・である。

第２図において、連続零検出回路１は、入力データをク
ロックＣＬににより１ビツトづつシフトして出力する８
段のシフトレジスタ１１と、８亥シフトレジスタ１１を
構成する８個のＤフリップフロップＦ、Ｆ、ｌ〜Ｆ、Ｆ
、８の口出力をアンド処理するアントゲ−）　（ＡＮＤ
　１　）　１２から成る。

そしてＢ８ＺＳとＢ６ＺＳの選択信号８８　／　Ｂ６　
ＳＥＬが１１　″の場合、８個のＤフリップフロップＦ
、Ｆ。

１〜Ｆ、Ｆ、８が、入力データの中の８連続する零を検
出するが、選択信号Ｂ８　／　Ｂ６　Ｓ！ＥＬが“Ｌ”
の場合は、８個のフリップフロップのうち、Ｆ、Ｆ、７
゜Ｆ、Ｆ、８を非動作にして６個のフリップフロップＦ
。

Ｆ、１〜Ｆ、Ｆ、６のｄ出力をアンドゲートＡＮＤ　１
で論理処理して６連続する零を検出する。

反則符号生成回路２は、連続零検出回路１のアントゲ−
１−１２（ＡＮＤ　１　）の出力と後述のアントゲ−）
２３　（ＡＮＤ　４　”）の出力をオア処理するオアゲ
ート２１　（ＯＲＩ　’）と、オアゲートＯＲＩの出力
をクロックＣＬＫにより１ビツトづつシフトして出力す
るＤフリップフロップＦ、Ｆ。９〜Ｆ、Ｐ、１５からな
る７段シフトレジスタ２２と、前記オアゲー１−２１　
（ＯＲＩ　’）の出力を反転するインバータ２３　（ｉ
ＮＶ　１　）で構成され、Ｂ８ＺＳとＢ６ＺＳの選択信
号Ｂ８　／　Ｂ６　ＳＥＬが“Ｈ′の場合、所定のバイ
ポーラ反則符号Ｂ８ＺＳ符号を生成し、選択信号Ｂ８　
／　Ｂ６　ＳＥＬが“Ｌ”の場合、Ｂ６ＺＳ符号を生成
する。

ＢＮＺＳ符号出力回路３は、３１〜３４のアンドゲート
ΔＮＤ　２　、　ＡＮＤ　３．ＡＮＤ　５．ＡＮＤ　６
および３５のＪ、にフリップフロップＦ、Ｆ。１６から
成り、アントゲ−）ＡＮＤ２は反則符号生成回路２の７
個のフリップフロップ２２のＦ、ｌン、９〜Ｐ、Ｆ、１
５のな力）の４個のＦ、Ｆ。９Ｆ、Ｐ、１０．　Ｆ、Ｆ
、１２．　Ｆ、Ｆ。１３のＱ出力と、連続零検出回路１
のシフトレジスタ１１０Ｆ、Ｆ、１〜Ｆ、Ｆ、８のなか
のＰ、Ｆ、６のＱ出力と、標準電圧＋５■を入力してア
ンド処理する。アンドゲートＡＮＤ３は反則符号生成回
路２の７個のフリップフロップブＦ、Ｆ、９〜Ｆ、Ｆ、
１５　（２）なかノＦ、Ｆ、９．　　Ｆ、Ｆ、１２．　
Ｆ、Ｆ、１３　（７１出力と、オア回路０）ｆｌの出力
をインバータｉＮＶ　１で反転した出力と、連続零検出
回路１のフリップ７ｏ７ブ［’、ｌ’、ｌ　〜Ｆ、Ｆ、
８（７）なか（Ｄ　Ｉ”、Ｆ、６ｔ７）ｆＪ出力と、標
準電圧＋５ｖとを入力してアンド処理する。

アントゲ−）ＡＮＤ　５．ＡＮＤ　６は、その一方の入
力にアントゲ−）ＡＮＤ２の出力を直接入力し、又他方
の入力にはアントゲ−１−ＡＮＤ３の°”Ｈ″出力Ｊ。

ＫフリップフロップＦ、Ｆ、１６のトグル動作によりビ
ット毎に反転させた出力Ｑ、Ｑを入力し、アンドゲート
ＡＮＤ　５．ＡＮＤ　６夫々の出力端からバイポーラパ
ルスの正パルスＸＰＰＣＭと負パルスＸＮＰＣＭ　ｆｌ
力する。本実施例の動作を第３図、第４図の動作タイム
チャートにより説明する。

■ＤＡＴは入力データで１０連続する零を含む。■ＣＬ
Ｋは回路動作の時間基準を与えるクロックであって、■
Ｂ８　／　Ｂ６　ＳＥＬはＢ８ＺＳ変換とＢ６ＺＳ変換
の切換信号で第３図のＢ８ＺＳ変換では全時間“１１”
、第４図のＢ６ＺＳ変換では全時間“Ｌ”である。

第３図の■Ｆ、Ｆ、１〜Ｆ、Ｆ、８は、連続零検出回路
ｌの８個のＤフリップフロップの各ａ出力で入力データ
■を１ビツトづつシフトして出力する。

■ＡＮＤ　ｌは■Ｆ、Ｆ。１〜Ｆ、Ｆ’、８のアンド処
理出力を表し、■ＯＲＩは反則符号生成回路２のオアゲ
ート２１の出力であってクロック■ＣＩＪの立上りで“
Ｌ”となりＡＮＤ　１出力のＨ′″の間そのままｌ＆’
ｉｂ１しＡＮＤ　１出力の立下りで１ビツト間″Ｈ″と
なる。

■Ｆ、Ｆ、９〜Ｆ、Ｆ、１５は７個のフリップフロップ
の各Ｏ出力であって■ＯＲＩを１ビツトづつシフトする
シフトレジスタ出力である。

■ＡＮＤ　４は■の７個のシフトレジスタのＱ出力のア
ンド出力であって７ビツト区間″■”となる。

■ＡＮＤ　２は■のＦ、Ｆ、９．　　Ｆ、Ｆ、１０．　
Ｆ、Ｆ、１２．　Ｆ、Ｆ、１３のＱ出力と■のＦ、Ｆ、
６　　のＱ出力のアンド出力であって、［相］ＡＮＤ　
３は■のＦ、Ｆ、９．　　Ｆ、Ｆ、１２．　Ｆ、Ｐ。

１３のＵ出力と■のＦ、Ｆ、６　　のＵ出力のアンド出
力である。

■Ｆ、Ｆ。１６は、ＡＮＤ　３出力［相］の“Ｈ′符号
を入力してビット毎に反転するトグルフリップフロップ
（７）Ｑ出力であッテ、＠ＸＰＰＣＭは、ＡＮＤ　２出
力■とトグルフリップフロップＦ、Ｆ、１６のα出力■
のアンド出力であって、バイポーラ出力パルスの正パル
スとして出力される。

＠ＸＮＰＣＭは、ＡＮＤ　２出力■とトグルフリップフ
ロ・７ブＦ、Ｆ、１６のＱ出力（■と逆極性）のアンド
出力であって、バイポーラ出力パルスの負パルスとして
出力される。従って第３図の入力データ■ＤＡＴに含ま
れる１０連続する零の８連続部分は、並０−＋　０＋−
のＢ８ＺＳバイオレージジン符号として置換され出力さ
れる。

以上は第３図のＢ８ＺＳ変換についての説明であるが、
第４図のＢ６ＺＳ変換については、■８Ｂ　／Ｂ６　Ｓ
ＥＬが全時間“Ｌ″になり、■のＦ、Ｆ、７．Ｆ、Ｆ。

８が非動作、■のＦ、Ｆ、１４．　Ｆ、Ｉ’、１５が非
動作となる他は第３図のＢ８ＺＳ変換と同様の動作を行
い、入力データ■ＤＡＴに含まれる１０連続する零の６
連続部分は、０−＋　０÷−の８６ＺＳバイオレ一シヨ
ン符号として置換され出力される。

また、第３図と第４図の動作タイムチャートから明らか
なように、Ｂ８ＺＳバイオレーション符号０００−＋　
０＋−の変換時点とＢ６ＺＳハイオレーシッン符号０−
十〇＋−の変換時点のビット遅延量も同じになり使用上
の不便はない。

また、以上の説明から明かなように、本実施例のＢ８Ｚ
Ｓ　７　Ｂ６ＺＳ符号回路は、選択信号Ｂ８　／　Ｂ６
　ＳＨＬの“Ｈ″とＬ′の切替により、連続零検出用の
８個のシフトレジスタＦ、Ｆ、ｌ〜Ｆ、Ｆ、８の中の最
終段２個Ｆ、Ｆ、７．　　Ｆ、Ｆ、８及び反則符号発生
用の７個のシフトレジスタＦ、Ｆ、９〜Ｆ、Ｆ、１５の
中の最終段２個Ｆ、Ｆ、１４．　Ｆ、Ｆ、１５の動作を
停止し、Ｂ８ＺＳ符号とＢ６ＺＳ符号の選択は、ＢＮＺ
Ｓ符号出力回路３のアンドゲートＡＮＤ　２．とＡＮＤ
　３の人力接続により自動的に行われるのでＢ８ＺＳ符
号とＢ６ＺＳ符号の選択回路を独立して設けることがな
くなり、回路が大幅に簡素化されることになる。

〔発明の効果〕

以上説明した如く、本発明によれば、ディジタル伝送で
よく使用されるＢ８ＺＳ変換とＢ６ＺＳ変換に共用され
るＢ８ＺＳ　／　Ｂ６ＺＳ符号回路が、回路規模が簡素
化され且つ両符号の変換動作時点のビット遅延量も同じ
になるので使用上の便利さを増す効果が得られる。

【図面の簡単な説明】

第１図は本発明のＢ８ＺＳ　／　Ｂ６ＺＳ符号回路の構
成を示す原理ブロック図、第２図は本発明の実施例のＢ８ＺＳ　／　Ｂ６ＺＳ符号
回路の構成を示すブロック図、第３図は本発明の実施例のＢ８ＺＳ　／　Ｂ６ＺＳ符号
回路のＢ８ＺＳ符号変換タイムチャート、第４図は本発
明の実施例のＢ８ＺＳ　／　Ｂ６ＺＳ符号回路のＢ６Ｚ
Ｓ符号変換タイムチャート、第５図は従来例のＢ８ＺＳ
　／　Ｂ６ＺＳ符号回路のブロック図、第６図、第７図は従来例（７）　Ｂ８ＺＳ　／　Ｂ６Ｚ
Ｓ符号回路の符号変換タイムチャートである゛。第１図、第２図において、 ■は連続零検出回路、１１は８段のシフトレジスタＦ、Ｆ、１〜Ｆ、Ｆ、８．
１２はアンドゲートＡＮＤ　ｌ　。２は反則符号生成回路、２１はオアゲートＯＲｌ　。２２は７段のシフトレジスタＦ、Ｆ、９〜Ｆ、Ｆ、１５
．２３はアンドゲートＡＮＤ　４．２４はインバータｉＮＶ　１．３はＢＮＺＳ符号出力回路、３１はアンドゲートＡＮＤ２．３２はアンドゲートＡＮＤ　３．３３はアンドゲートＡＮＤ５．３４はアンドゲートＡＮＤ　６．３５はＪ、にフリップフロップＦ、Ｆ、１Ｇである。

Claims

【特許請求の範囲】入力データのなかの８連続する零を８個のシフトレジス
タ（１１）により検出する連続零検出回路（１）と、該連続零検出回路（１）の検出出力を入力し７個のシフ
トレジスタ（２２）により所定のバイポーラ反則符号Ｂ
８ＺＳを生成する反則符号生成回路（２）と、該反則符号生成回路（２）の出力と前記連続零検出回路
（１）の出力と標準電圧Ｖを入力して所定のＢ８ＺＳ符
号を出力するＢＮＺＳ符号出力回路（３）を具え、前記連続零検出回路（１）のシフトレジスタ（１１）の
最終２段と前記反則符号生成回路（２）のシフトレジス
タ（２２）の最終２段の動作を選択信号ＳＥＬを切換え
ることにより停止させ、８連続する零をＢ８ＺＳ符号に
変換する状態から６連続する零をＢ６ＺＳ符号に変換し
て出力する状態に切換えることを特徴とするＢ８ＺＳ／
Ｂ６ＺＳ符号回路。