JPH0616635B2 - 誤りパルス検出回路 - Google Patents
誤りパルス検出回路Info
- Publication number
- JPH0616635B2 JPH0616635B2 JP58229409A JP22940983A JPH0616635B2 JP H0616635 B2 JPH0616635 B2 JP H0616635B2 JP 58229409 A JP58229409 A JP 58229409A JP 22940983 A JP22940983 A JP 22940983A JP H0616635 B2 JPH0616635 B2 JP H0616635B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- code
- pulse
- circuit
- shift registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
- H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47C—CHAIRS; SOFAS; BEDS
- A47C7/00—Parts, details, or accessories of chairs or stools
- A47C7/62—Accessories for chairs
- A47C7/68—Arm-rest tables ; or back-rest tables
- A47C7/70—Arm-rest tables ; or back-rest tables of foldable type
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 (a)発明の技術分野 本発明は零連続抑圧符号としてＢＮＺＳ（但し、Ｎは６
又は８）符号を用いるディジタル伝送方式で、サービス
を中断せずに伝送路の誤りパルス検出をＢＮＺＳ符号復
号器を用い簡単な回路の追加で実現出来る誤りパルス検
出回路に関する。
又は８）符号を用いるディジタル伝送方式で、サービス
を中断せずに伝送路の誤りパルス検出をＢＮＺＳ符号復
号器を用い簡単な回路の追加で実現出来る誤りパルス検
出回路に関する。
(b)技術の背景 零連続抑圧符号として現在用いられているＢＮＺＳ符号
（但し、Ｎは６又は８）はＢ６ＺＳ及びＢ８ＺＳ符号で
あり、Ｂ６ＺＳ符号の場合の置換パターンとして現在用
いられているものは０ＶＢ０ＶＢであり、又Ｂ８ＺＳ符
号の場合の置換パターンとして現在用いられているもの
は０００ＶＢ０ＶＢである。（但し、Ｂはバイポーラパ
ルス，Ｖはバイオレーションパルス）この０ＶＢ０ＶＢ
及び０００ＶＢ０ＶＢの置換パターンを示したのが第１
図(A)，(B)であり、この置換パターンは０連続の前のパ
ルスの極性（第１図〇印の有るパルス）によってＶ及び
Ｂパルスの正負が逆転する。
（但し、Ｎは６又は８）はＢ６ＺＳ及びＢ８ＺＳ符号で
あり、Ｂ６ＺＳ符号の場合の置換パターンとして現在用
いられているものは０ＶＢ０ＶＢであり、又Ｂ８ＺＳ符
号の場合の置換パターンとして現在用いられているもの
は０００ＶＢ０ＶＢである。（但し、Ｂはバイポーラパ
ルス，Ｖはバイオレーションパルス）この０ＶＢ０ＶＢ
及び０００ＶＢ０ＶＢの置換パターンを示したのが第１
図(A)，(B)であり、この置換パターンは０連続の前のパ
ルスの極性（第１図〇印の有るパルス）によってＶ及び
Ｂパルスの正負が逆転する。
次に、ＳＲ形フリップフロップ回路（以下ＳＲＦＦと称
す）を用いたバイオレーションパルス（以下Ｖパルスと
称す）検出回路を有するＢＮＺＳ（但し、Ｎは６又は
８）符号復号器についてＢ６ＺＳ符号の場合を代表例と
して第２図を用いて説明する。
す）を用いたバイオレーションパルス（以下Ｖパルスと
称す）検出回路を有するＢＮＺＳ（但し、Ｎは６又は
８）符号復号器についてＢ６ＺＳ符号の場合を代表例と
して第２図を用いて説明する。
第２図はＢ６ＺＳ符号の場合の復号器のブロック図であ
る。
る。
図中１，２は６ビットのシフトレジスタ、３，４はＢ６
ＺＳ符号の置換パターン検出器、５，９はオア回路、６
はＳＲ・ＦＦ、７，８はアンド回路、１０はＶパルス検
出回路を示す。
ＺＳ符号の置換パターン検出器、５，９はオア回路、６
はＳＲ・ＦＦ、７，８はアンド回路、１０はＶパルス検
出回路を示す。
動作を説明すると伝送路より送られてきたB6ZS符号を用
いたバイポーラ符号はバイポーラ・ユニポーラ変換回路
（図示していない）にてユニポーラ符号に変換されバイ
ポーラ符号の正極性の符号は６ビットのシフトレジスタ
１に入力し、負極性の符号は６ビットのシフトレジスタ
２に入力する。このシフトレジスタ１，２に入力し記憶
された符号の内、シフトレジスタ１，２の先頭より２番
目の符号（先頭のＶ符号）を除く５ビットの符号は夫々
れ置換パターン検出器３，４の対応する位置に（最大桁
より２番目には入力がない）入力し、一方、２番目の符
号は夫々れアンド回路７，８に入力する。又シフトレジ
スタ１，２の出力はＳＲＦＦ６に出力しており、ＳＲ・
ＦＦ６はシフトレジスタ１よりの出力が１レベルの時セ
ットされ出力Ｑは１レベルとなり、出力は０レベルと
なっている。又シフトレジスタ２の出力が１レベルの時
リセットされ出力Ｑは０レベルとなり、出力は１レベ
ルとなっている。
いたバイポーラ符号はバイポーラ・ユニポーラ変換回路
（図示していない）にてユニポーラ符号に変換されバイ
ポーラ符号の正極性の符号は６ビットのシフトレジスタ
１に入力し、負極性の符号は６ビットのシフトレジスタ
２に入力する。このシフトレジスタ１，２に入力し記憶
された符号の内、シフトレジスタ１，２の先頭より２番
目の符号（先頭のＶ符号）を除く５ビットの符号は夫々
れ置換パターン検出器３，４の対応する位置に（最大桁
より２番目には入力がない）入力し、一方、２番目の符
号は夫々れアンド回路７，８に入力する。又シフトレジ
スタ１，２の出力はＳＲＦＦ６に出力しており、ＳＲ・
ＦＦ６はシフトレジスタ１よりの出力が１レベルの時セ
ットされ出力Ｑは１レベルとなり、出力は０レベルと
なっている。又シフトレジスタ２の出力が１レベルの時
リセットされ出力Ｑは０レベルとなり、出力は１レベ
ルとなっている。
今、第１図のイに示す０ＶＢ０ＶＢの置換パターンがシ
フトレジスタ１，２に入力した場合で説明すると、シフ
トレジスタ１，２に記憶している符号は第２図に示した
如くなる。この時、この０ＶＢ０ＶＢ符号の前の符号は
正極性の１レベルのパルスであるので、この正極性の１
レベルのパルスによりＳＲ・ＦＦ６の出力Ｑは１レベル
となってアンド回路７に入力しており、シフトレジスタ
１の先頭より２番目の１レベルのＶの符号がアンド回路
７に入力するとアンド回路７より１レベルを出力し置換
パターン検出器３の最大桁より２番目（図では点線で示
すＶの位置）の位置に入力する。このことにより置換パ
ターン検出回路３では0VB0VBの置換パターンが検出さ
れ、１レベルのパルスを出力しオア回路５を介してシフ
トレジスタ１，２をクリアする。クリアされるとシフト
レジスタ１，２は６ビット共０レベルとなり、この６ビ
ット共０レベルの符号がオア回路９より出力されること
で復号化している。第１図ロに示す０ＶＢ０ＶＢの置換
パターンがシフトレジスタ１，２に入力した場合は、ロ
に示す置換パターンとイに示す置換パターンとは正負の
極性が逆になっているので、シフトレジスタ１，２及び
置換パターン検出回路３，４、ＳＲ・ＦＦ６の出力Ｑ，
及びアンド回路７，８の動作は逆で、６ビット共０レ
ベルの符号がオア回路９より出力される。尚、０が６個
連続していない信号の場合は、（正極性及び負極性の信
号は同時に１レベルになることはなく）シフトレジスタ
１，２より順次出力されオア回路９を経て入力したユニ
ポーラ信号のまま出力する。
フトレジスタ１，２に入力した場合で説明すると、シフ
トレジスタ１，２に記憶している符号は第２図に示した
如くなる。この時、この０ＶＢ０ＶＢ符号の前の符号は
正極性の１レベルのパルスであるので、この正極性の１
レベルのパルスによりＳＲ・ＦＦ６の出力Ｑは１レベル
となってアンド回路７に入力しており、シフトレジスタ
１の先頭より２番目の１レベルのＶの符号がアンド回路
７に入力するとアンド回路７より１レベルを出力し置換
パターン検出器３の最大桁より２番目（図では点線で示
すＶの位置）の位置に入力する。このことにより置換パ
ターン検出回路３では0VB0VBの置換パターンが検出さ
れ、１レベルのパルスを出力しオア回路５を介してシフ
トレジスタ１，２をクリアする。クリアされるとシフト
レジスタ１，２は６ビット共０レベルとなり、この６ビ
ット共０レベルの符号がオア回路９より出力されること
で復号化している。第１図ロに示す０ＶＢ０ＶＢの置換
パターンがシフトレジスタ１，２に入力した場合は、ロ
に示す置換パターンとイに示す置換パターンとは正負の
極性が逆になっているので、シフトレジスタ１，２及び
置換パターン検出回路３，４、ＳＲ・ＦＦ６の出力Ｑ，
及びアンド回路７，８の動作は逆で、６ビット共０レ
ベルの符号がオア回路９より出力される。尚、０が６個
連続していない信号の場合は、（正極性及び負極性の信
号は同時に１レベルになることはなく）シフトレジスタ
１，２より順次出力されオア回路９を経て入力したユニ
ポーラ信号のまま出力する。
Ｂ８ＺＳ符号を用いる場合は、シフトレジスタ１，２は
８ビットにしておき、シフトレジスタ１，２の先頭より
４番目の符号（先頭のＶ符号）を除く７ビットの符号は
夫々れ置換パターン検出器３，４の対応する位置に（最
大桁より４番目には入力がない）入力させる。一方先頭
より４番目の符号は夫々れアンド回路７，８に入力する
ようにしておけば、他のＢ６ＺＳの場合と同様に動作
し、B8ZS符号の復号をする復号器が構成される。
８ビットにしておき、シフトレジスタ１，２の先頭より
４番目の符号（先頭のＶ符号）を除く７ビットの符号は
夫々れ置換パターン検出器３，４の対応する位置に（最
大桁より４番目には入力がない）入力させる。一方先頭
より４番目の符号は夫々れアンド回路７，８に入力する
ようにしておけば、他のＢ６ＺＳの場合と同様に動作
し、B8ZS符号の復号をする復号器が構成される。
ここでＢＮＺＳ（但し、Ｎは６又は８）符号を用いるデ
ィジタル伝送方式でサービスを中断せずに伝送路の誤り
パルスを検出出来る限り検出回路は現在発表されていな
いが、サービスを中断せずに伝送路の誤りパルスを検出
出来る限りパルス検出回路の出現が強く要望されてい
る。
ィジタル伝送方式でサービスを中断せずに伝送路の誤り
パルスを検出出来る限り検出回路は現在発表されていな
いが、サービスを中断せずに伝送路の誤りパルスを検出
出来る限りパルス検出回路の出現が強く要望されてい
る。
(c)発明の目的 本発明の目的は上記の要望に鑑み、サービスを中断せず
に伝送路の誤りパルスの検出を、ＢＮＺＳ（但し、Ｎは
６又は８）符号復号器を用い簡単な回路の追加で実現出
来る誤りパルス検出回路の提供にある。
に伝送路の誤りパルスの検出を、ＢＮＺＳ（但し、Ｎは
６又は８）符号復号器を用い簡単な回路の追加で実現出
来る誤りパルス検出回路の提供にある。
(d)発明の構成 本発明は、上記の目的を達成するために、ＢＮＺＳ符号
（Ｎは６又は８）を用いたバイポーラ符号の受信信号か
ら正極性及び負極性のユニポーラ符号に変換した信号を
それぞれ入力し、シフトする第１及び第２のシフトレジ
スタ１及び２と、該第１及び第２のシフトレジスタの最
終段出力をそれぞれセット及びリセット端子に入力する
フリップフロップ回路６と、該フリップフロップ回路の
出力を一方の入力端子に、前記第１及び第２のシフトレ
ジスタの５段目出力をそれぞれ他方の入力端子に入力し
て、バイオレーションパルス及びバイポーラ則誤りパル
スを検出して出力する第１及び第２のアンド回路７及び
８と、前記第１及び第２のシフトレジスタの５段目の符
号を除く各段出力、及び該アンド回路７及び８の出力を
入力し、所定のパターン（Ｎが６の時には“０ＶＢＯＶ
Ｂ”、Ｎが８の時には“０００ＶＢ０ＶＢ”但し、Ｖは
バイオレーションパルス）を検出して、前記第１及び第
２のシフトレジスタにクリアパルスを出力する置換パタ
ーン検出器３，４，５と、前記第１及び第２のシフトレ
ジスタの最終段出力を入力しＢＮＺＳ復号信号を出力す
る第１のオア回路９と、前記第１及び第２のアンド回路
７及び８の出力を入力し、両者の論理和を求めて出力す
る第２のオア回路１１と、前記第１及び第２のシフトレ
ジスタと同一位相で動作し、該第２のオア回路１１の出
力を入力してバイオレーションパルス以外のバイポーラ
則誤りパルスを検出するフリップフロップ回路１２とを
有することを特徴とする。
（Ｎは６又は８）を用いたバイポーラ符号の受信信号か
ら正極性及び負極性のユニポーラ符号に変換した信号を
それぞれ入力し、シフトする第１及び第２のシフトレジ
スタ１及び２と、該第１及び第２のシフトレジスタの最
終段出力をそれぞれセット及びリセット端子に入力する
フリップフロップ回路６と、該フリップフロップ回路の
出力を一方の入力端子に、前記第１及び第２のシフトレ
ジスタの５段目出力をそれぞれ他方の入力端子に入力し
て、バイオレーションパルス及びバイポーラ則誤りパル
スを検出して出力する第１及び第２のアンド回路７及び
８と、前記第１及び第２のシフトレジスタの５段目の符
号を除く各段出力、及び該アンド回路７及び８の出力を
入力し、所定のパターン（Ｎが６の時には“０ＶＢＯＶ
Ｂ”、Ｎが８の時には“０００ＶＢ０ＶＢ”但し、Ｖは
バイオレーションパルス）を検出して、前記第１及び第
２のシフトレジスタにクリアパルスを出力する置換パタ
ーン検出器３，４，５と、前記第１及び第２のシフトレ
ジスタの最終段出力を入力しＢＮＺＳ復号信号を出力す
る第１のオア回路９と、前記第１及び第２のアンド回路
７及び８の出力を入力し、両者の論理和を求めて出力す
る第２のオア回路１１と、前記第１及び第２のシフトレ
ジスタと同一位相で動作し、該第２のオア回路１１の出
力を入力してバイオレーションパルス以外のバイポーラ
則誤りパルスを検出するフリップフロップ回路１２とを
有することを特徴とする。
(e)発明の実施例 以下、本発明の一実施例につきＢ６ＺＳ符号復号器を用
いた場合を代表例として図に従って説明する。
いた場合を代表例として図に従って説明する。
第３図は本発明の実施例のＢ６ＺＳ符号復号器を用いた
誤りパルス検出回路のブロック図、第４図は第３図にお
ける各部の波形のタイムチャートで(A)は元のＮＲＺ信
号，(D)はクロックパルスを示し(B)，(D)〜(F)は第４図
のｂ，ｄ〜ｆ点の波形を示している。
誤りパルス検出回路のブロック図、第４図は第３図にお
ける各部の波形のタイムチャートで(A)は元のＮＲＺ信
号，(D)はクロックパルスを示し(B)，(D)〜(F)は第４図
のｂ，ｄ〜ｆ点の波形を示している。
第３図は、第２図のＢ６ＺＳ符号復号器に、オア回路１
１及びフリップフロップ回路（以下ＦＦと称す）１２を
追加したものであり、Ｂ６ＺＳ符号復号器は第２図で説
明した通りである。
１及びフリップフロップ回路（以下ＦＦと称す）１２を
追加したものであり、Ｂ６ＺＳ符号復号器は第２図で説
明した通りである。
今、第４図(A)に示す元のＮＲＺ信号の６個の零連続が
Ｂ６ＺＳ符号の置換パターン０ＶＢ０ＶＢに変換され送
信された時、(B)に示す正極性の符号中にイに示す誤り
パルス（Ｖパルス）が発生していたとして誤りパルス検
出に付き説明する。
Ｂ６ＺＳ符号の置換パターン０ＶＢ０ＶＢに変換され送
信された時、(B)に示す正極性の符号中にイに示す誤り
パルス（Ｖパルス）が発生していたとして誤りパルス検
出に付き説明する。
Ｂ６ＺＳ符号復号器に、第４図(B)，(C)に示す０ＶＢ０
ＶＢ符号が入力し、第４図(F)に示す如くアンド回路７
の出力が１レベルになると直ちにこの１レベルの信号は
置換パターン検出器３に入力し、置換パターン検出器３
は第４図(E)に示すクリアパルスを出力しシフトレジス
タ１，２をクリアする。クリアされるとシフトレジスタ
１の先頭より２番目のビットの出力は０レベルとなり、
アンド回路７の出力は０レベルに戻る。ＦＦ12はＤ形Ｆ
Ｆであり、ＦＦ12のクロック端子には第４図に示すごと
きクロックが入力されており、クロックよりもアンド回
路７の出力レベルが１である期間が短い場合はＦＦ14に
はセットされず、ＦＦ１２の出力より１レベルのパルス
を出力しない。しかし。第４図(B)のイに示す如き誤り
パルスの場合はクリアパルスが出力されないのでアンド
回路７の出力は１ビットの間１レベルとなり、ＦＦ１２
よりは第４図(G)に示す如きパルスを発する。このよう
にして坐りパルスを検出出来る。ＦＦ12に用いたクロッ
クはシフトレジスタをも動作させている。
ＶＢ符号が入力し、第４図(F)に示す如くアンド回路７
の出力が１レベルになると直ちにこの１レベルの信号は
置換パターン検出器３に入力し、置換パターン検出器３
は第４図(E)に示すクリアパルスを出力しシフトレジス
タ１，２をクリアする。クリアされるとシフトレジスタ
１の先頭より２番目のビットの出力は０レベルとなり、
アンド回路７の出力は０レベルに戻る。ＦＦ12はＤ形Ｆ
Ｆであり、ＦＦ12のクロック端子には第４図に示すごと
きクロックが入力されており、クロックよりもアンド回
路７の出力レベルが１である期間が短い場合はＦＦ14に
はセットされず、ＦＦ１２の出力より１レベルのパルス
を出力しない。しかし。第４図(B)のイに示す如き誤り
パルスの場合はクリアパルスが出力されないのでアンド
回路７の出力は１ビットの間１レベルとなり、ＦＦ１２
よりは第４図(G)に示す如きパルスを発する。このよう
にして坐りパルスを検出出来る。ＦＦ12に用いたクロッ
クはシフトレジスタをも動作させている。
即ち、誤りパルスの時のみＦＦ１２よりはパルスが出力
される。このことはＢ６ＺＳ符号復号器を用いた場合で
も同様である。
される。このことはＢ６ＺＳ符号復号器を用いた場合で
も同様である。
(f)発明の効果 以上詳細に説明せる如く本発明によれば、サービスを中
断せずに伝送路の誤りパルスを検出出来る誤りパルス検
出回路が、ＢＮＺＳ符号復号器に簡単な回路の追加で得
られる効果がある。
断せずに伝送路の誤りパルスを検出出来る誤りパルス検
出回路が、ＢＮＺＳ符号復号器に簡単な回路の追加で得
られる効果がある。
第１図はＢ６ＺＳ符号及びＢ８ＺＳ符号の置換パターン
を示す図、第２図はＢ６ＺＳ符号復号器のブロック図、
第３図は本発明の実施例のＢ６ＺＳ符号復号器を用いた
誤りパルス検出回路のブロック図、第４図は第３図にお
ける各部の波形のタイムチャートである。 図中１，２，１２は６ビットのシフトレジスタ、３，４
はＢ６ＺＳ符号の置換パターン検出器、５，９，１１は
オア回路、６はＳＲ形フリップフロップ回路、７，８は
アンド回路、１０はバイオレーションパルス検出回路、
１２はフリップフロップ回路を示す。
を示す図、第２図はＢ６ＺＳ符号復号器のブロック図、
第３図は本発明の実施例のＢ６ＺＳ符号復号器を用いた
誤りパルス検出回路のブロック図、第４図は第３図にお
ける各部の波形のタイムチャートである。 図中１，２，１２は６ビットのシフトレジスタ、３，４
はＢ６ＺＳ符号の置換パターン検出器、５，９，１１は
オア回路、６はＳＲ形フリップフロップ回路、７，８は
アンド回路、１０はバイオレーションパルス検出回路、
１２はフリップフロップ回路を示す。
フロントページの続き (72)発明者 伊藤 悦子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭58−73263（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ＢＮＺＳ符号（Ｎは６又は８）を用いたバ
イポーラ符号の受信信号から正極性及び負極性のユニポ
ーラ符号に変換した信号をそれぞれ入力し、シフトする
第１及び第２のシフトレジスタ(1)及び(2)と、 該第１及び第２のシフトレジスタの最終段出力をそれぞ
れセット及びリセット端子に入力するフリップフロップ
回路(6)と、 該フリップフロップ回路の出力を一方の入力端子に、前
記第１及び第２のシフトレジスタの５段目出力をそれぞ
れ他方の入力端子に入力して、バイオレーションパルス
及びバイポーラ則誤りパルスを検出して出力する第１及
び第２のアンド回路(7)及び(8)と、 前記第１及び第２のシフトレジスタの５段目の符号を除
く各段出力、及び該アンド回路(7)及び(8)の出力を入力
し、所定のパターン（Ｎが６の時には“０ＶＢＯＶ
Ｂ”、Ｎが８の時には“０００ＶＢ０ＶＢ”但し、Ｖは
バイオレーションパルス）を検出して、前記第１及び第
２のシフトレジスタにクリアパルスを出力する置換パタ
ーン検出器（３，４，５）と、 前記第１及び第２のシフトレジスタの最終段出力を入力
しＢＮＺＳ復号信号を出力する第１のオア回路(9)と、 前記第１及び第２のアンド回路(7)及び(8)の出力を入力
し、両者の論理和を求めて出力する第２のオア回路(11)
と、 前記第１及び第２のシフトレジスタと同一位相で動作
し、該第２のオア回路(11)の出力を入力してバイオレー
ションパルス以外のバイポーラ則誤りパルスを検出する
フリップフロップ回路(12)とを有することを特徴とする
誤りパルス検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58229409A JPH0616635B2 (ja) | 1983-12-05 | 1983-12-05 | 誤りパルス検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58229409A JPH0616635B2 (ja) | 1983-12-05 | 1983-12-05 | 誤りパルス検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60121854A JPS60121854A (ja) | 1985-06-29 |
| JPH0616635B2 true JPH0616635B2 (ja) | 1994-03-02 |
Family
ID=16891761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58229409A Expired - Lifetime JPH0616635B2 (ja) | 1983-12-05 | 1983-12-05 | 誤りパルス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616635B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174534A (ja) * | 1988-12-27 | 1990-07-05 | Fuji Elelctrochem Co Ltd | 回転センサ付小型モータ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797254A (en) * | 1980-12-09 | 1982-06-16 | Fujitsu Ltd | Decoding circuit for b6zs code |
| JPS5873263A (ja) * | 1981-10-28 | 1983-05-02 | Nec Corp | ＢｎＺＳ復号および誤り検出器 |
-
1983
- 1983-12-05 JP JP58229409A patent/JPH0616635B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60121854A (ja) | 1985-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1119305A (en) | Error correction for signals employing the modified duobinary code | |
| US4779073A (en) | Apparatus for 3B-2T code conversion | |
| WO1981001637A1 (en) | Data processing system with serial data transmission between subsystems | |
| JPH0463581B2 (ja) | ||
| JPH0616635B2 (ja) | 誤りパルス検出回路 | |
| US5510786A (en) | CMI encoder circuit | |
| JPH02112321A (ja) | 符号変換方式 | |
| JPS642306B2 (ja) | ||
| EP0359265B1 (en) | Zero string error detection circuit | |
| US4809301A (en) | Detection apparatus for bi-phase signals | |
| JP2981332B2 (ja) | フレーム同期方法 | |
| JPH0253326A (ja) | Ｈｄｂ−３デコーダ符号則誤検出回路 | |
| JPS6324581B2 (ja) | ||
| JPS6124853B2 (ja) | ||
| JPS58115961A (ja) | 符号復号回路 | |
| JP2001119326A (ja) | 伝送路監視装置 | |
| JPS6340384B2 (ja) | ||
| JPS58151154A (ja) | 装置間伝送方式 | |
| JPS6360946B2 (ja) | ||
| JPH07115442A (ja) | 伝送路符号の復号化回路 | |
| JPH0271641A (ja) | ブロック同期検出回路 | |
| JP3058997B2 (ja) | ユニポーラ／バイポーラ変換装置 | |
| JPS5970060A (ja) | 復号回路 | |
| JPS6334665B2 (ja) | ||
| JPS62286334A (ja) | エラ−検出回路 |