JPS6340384B2 - - Google Patents
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- Publication number
- JPS6340384B2 JPS6340384B2 JP2417479A JP2417479A JPS6340384B2 JP S6340384 B2 JPS6340384 B2 JP S6340384B2 JP 2417479 A JP2417479 A JP 2417479A JP 2417479 A JP2417479 A JP 2417479A JP S6340384 B2 JPS6340384 B2 JP S6340384B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- input
- code
- cmi
- circuit
- Prior art date
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- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 22
- 238000000605 extraction Methods 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
- H04L25/491—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes
- H04L25/4912—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes using CMI or 2-HDB-3 code
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明は、フレーム重畳CMI符号列に従うパ
ルスコードを用いた高速データ伝送受信装置等で
用いられるフレーム重畳CMI符号入力断検出回
路に関する。
ルスコードを用いた高速データ伝送受信装置等で
用いられるフレーム重畳CMI符号入力断検出回
路に関する。
近年、高速データ通信に用いられる伝送符号形
式として、MD（Modified dipulse）符号系列の
うちの１つであるCMI符号（Coded mark
inversion）が用いられるようになり、このため
従来の単に符号“０”、“１”に対応したスペー
ス、マークパルスによる伝送符号形式をとる受信
装置に用いられる入力断検出回路ではCMI符号
入力の断を検出することができず、ここにCMI
伝送符号形式における入力断検出回路の開発が必
要とされた。
式として、MD（Modified dipulse）符号系列の
うちの１つであるCMI符号（Coded mark
inversion）が用いられるようになり、このため
従来の単に符号“０”、“１”に対応したスペー
ス、マークパルスによる伝送符号形式をとる受信
装置に用いられる入力断検出回路ではCMI符号
入力の断を検出することができず、ここにCMI
伝送符号形式における入力断検出回路の開発が必
要とされた。
本発明の目的は、フレーム重畳CMI符号の変
換規則を利用することにより、受信回路のフレー
ム抽出回路から取り出されるフレーム信号を利用
した論理回路によりフレーム重畳CMI符号入力
の断を検出するフレーム重畳CMI符号入力断検
出回路を提供するものである。
換規則を利用することにより、受信回路のフレー
ム抽出回路から取り出されるフレーム信号を利用
した論理回路によりフレーム重畳CMI符号入力
の断を検出するフレーム重畳CMI符号入力断検
出回路を提供するものである。
すなわち本発明によれば、フレーム重畳CMI
符号列を入力し、該フレーム重畳CMI符号列か
らユニポーラ・ノン・リターン・ツー・ゼロ・フ
レーム信号（単極性ノン・リターン・ツー・ゼ
ロ・フレーム信号；以下ユニポーラNRZフレー
ム信号という。）を取り出すフレーム抽出回路を
具備する受信回路に於て、前記フレーム抽出回路
の出力をCMI符号入力断検出回路に入力し、該
CMI符号入力断検出回路に対し少なくとも２個
の連続したフレーム信号が発生したとき入力信号
の断検出出力を発生する論理回路構成としたこと
を特徴とするCMI符号入力断検出回路が提供さ
れるものである。
符号列を入力し、該フレーム重畳CMI符号列か
らユニポーラ・ノン・リターン・ツー・ゼロ・フ
レーム信号（単極性ノン・リターン・ツー・ゼ
ロ・フレーム信号；以下ユニポーラNRZフレー
ム信号という。）を取り出すフレーム抽出回路を
具備する受信回路に於て、前記フレーム抽出回路
の出力をCMI符号入力断検出回路に入力し、該
CMI符号入力断検出回路に対し少なくとも２個
の連続したフレーム信号が発生したとき入力信号
の断検出出力を発生する論理回路構成としたこと
を特徴とするCMI符号入力断検出回路が提供さ
れるものである。
以下図面を参照して本発明の実施例を説明す
る。
る。
まず、本発明の対象とされるフレーム重畳
CMI符号の変換規則及びその変換規則を用いた
信号入力断検出の原理を説明する。フレーム重畳
CMI符号の“０”、“１”及びフレーム信号“Ｆ”
に対する変換規則は次のとおりである。
CMI符号の変換規則及びその変換規則を用いた
信号入力断検出の原理を説明する。フレーム重畳
CMI符号の“０”、“１”及びフレーム信号“Ｆ”
に対する変換規則は次のとおりである。
“０”符号：１タイムスロツト中で前半が“Ｌ”
レベルであり後半が“Ｈ”レベルとなる符号 “１”符号：１タイムスロツトにわたり“Ｌ”レ
ベル又は“Ｈ”レベルとなる符号で、順次論理
が反転される符号 “Ｆ”符号：“１”符号のバイオレーシヨン
（Violation）とされる符号 これらのCMI符号は第１図に１タイムスロツ
トＴについて取り出して示される。また第２図に
上記の変換規則により得られたフレーム重畳
CMI符号列の一列を、Ｎ番フレームとＮ＋１番
フレームの一部について示す。
レベルであり後半が“Ｈ”レベルとなる符号 “１”符号：１タイムスロツトにわたり“Ｌ”レ
ベル又は“Ｈ”レベルとなる符号で、順次論理
が反転される符号 “Ｆ”符号：“１”符号のバイオレーシヨン
（Violation）とされる符号 これらのCMI符号は第１図に１タイムスロツ
トＴについて取り出して示される。また第２図に
上記の変換規則により得られたフレーム重畳
CMI符号列の一列を、Ｎ番フレームとＮ＋１番
フレームの一部について示す。
次に、入力断検出の原理を説明すると、フレー
ム重畳CMI符号は上記の変換規則のとおり、
“０”符号は１タイムスロツトの中で論理が反転
する符号であり、“１”符号は１タイムスロツト
ごとに論理が反転する符号である。よつてフレー
ム信号Ｆを除けば、入力信号が正常ならば２タイ
ムスロツト以内にCMI符号は必ず論理が反転す
る符号である。ここで信号入力断を考えると、論
理的には“Ｌ”レベルあるいは“Ｈ”レベルの一
定レベルとなる。これはフレーム重畳CMI符号
の変換規則にあてはめると、フレーム信号Ｆの連
続にほかならない。よつて、フレーム重畳CMI
符号列より抽出されたユニポーラNRZフレーム
信号を監視し、このフレーム信号が少なくとも２
個連続することを検出すれば、フレーム重畳
CMI符号の入力断信号として用いることができ
る。
ム重畳CMI符号は上記の変換規則のとおり、
“０”符号は１タイムスロツトの中で論理が反転
する符号であり、“１”符号は１タイムスロツト
ごとに論理が反転する符号である。よつてフレー
ム信号Ｆを除けば、入力信号が正常ならば２タイ
ムスロツト以内にCMI符号は必ず論理が反転す
る符号である。ここで信号入力断を考えると、論
理的には“Ｌ”レベルあるいは“Ｈ”レベルの一
定レベルとなる。これはフレーム重畳CMI符号
の変換規則にあてはめると、フレーム信号Ｆの連
続にほかならない。よつて、フレーム重畳CMI
符号列より抽出されたユニポーラNRZフレーム
信号を監視し、このフレーム信号が少なくとも２
個連続することを検出すれば、フレーム重畳
CMI符号の入力断信号として用いることができ
る。
第３図は上記の入力断検出の原理に基づいてな
された本発明の一実施例を示したブロツク図であ
る。第３図にて、１０はフレーム重畳CMI符号
から抽出されたユニポーラNRZフレーム信号の
入力、２０はクロツク信号入力、３０は入力断検
出出力、４０はＤフリツプフロツプをｎ段接続し
てなるｎビツトシフトレジスタである（但し、ｎ
≧２となる整数）。
された本発明の一実施例を示したブロツク図であ
る。第３図にて、１０はフレーム重畳CMI符号
から抽出されたユニポーラNRZフレーム信号の
入力、２０はクロツク信号入力、３０は入力断検
出出力、４０はＤフリツプフロツプをｎ段接続し
てなるｎビツトシフトレジスタである（但し、ｎ
≧２となる整数）。
今、フレーム重畳CMI符号列に断状態が発生
すると、フレーム信号入力１０に対しフレーム信
号の連続状態が生ずる。例えば、フレーム信号が
“Ｈ”レベルであつたとすると、ｎビツトシフト
レジスタ４０は１タイムスロツトごとにフレーム
出力データをラツチし、ｎビツトのフレームが連
続して入力したとすると、ｎビツトシフトレジス
タ４０の出力は全て“Ｈ”レベルとなり、ｎ個の
レジスタ出力の論理積で表わされる入力断検出出
力３０に“Ｈ”レベルの断検出出力を得ることが
できる。
すると、フレーム信号入力１０に対しフレーム信
号の連続状態が生ずる。例えば、フレーム信号が
“Ｈ”レベルであつたとすると、ｎビツトシフト
レジスタ４０は１タイムスロツトごとにフレーム
出力データをラツチし、ｎビツトのフレームが連
続して入力したとすると、ｎビツトシフトレジス
タ４０の出力は全て“Ｈ”レベルとなり、ｎ個の
レジスタ出力の論理積で表わされる入力断検出出
力３０に“Ｈ”レベルの断検出出力を得ることが
できる。
第４図は本発明の他の実施例を示したもので、
入出力信号１０，２０及び３０は第３図の実施例
に対応し、５０はｍビツトカウンタ（但し、ｍ≧
ｎ≧２）、６０はｎを閾値とする判定器、７０は
アンドゲート、８０はフレーム信号入力を反転入
力したアンドゲートである。
入出力信号１０，２０及び３０は第３図の実施例
に対応し、５０はｍビツトカウンタ（但し、ｍ≧
ｎ≧２）、６０はｎを閾値とする判定器、７０は
アンドゲート、８０はフレーム信号入力を反転入
力したアンドゲートである。
この実施例においても、フレーム重畳CMI符
号列に断状態が発生すると、同様にフレーム信号
の連続が生ずる。フレーム信号が“Ｈ”レベルで
あるとすると、アンドゲート８０によるフレーム
反転信号とクロツク信号との論理積にてｍビツト
カウンタ５０のリセツト入力端子Ｒの論理が解除
され、アンドゲート７０によりフレーム信号とク
ロツク信号との論理積で表わされるクロツク入力
端子CPにクロツクが入力され、ｍビツトカウン
タ５０は初期値からカウントを始める。ｍビツト
カウンタ５０の出力は、ｎを閾値とする判定器６
０に接続されており、フレーム信号がｎビツト以
上続いたとすると、判定器６０より入力断検出出
力を得ることができる。また、フレーム信号が正
常に戻ると、フレーム反転信号とクロツク信号の
論理積を取るアンドゲート８０の出力により、ｍ
ビツトカウンタ５０はリセツトされ、初期値にセ
ツトされる。
号列に断状態が発生すると、同様にフレーム信号
の連続が生ずる。フレーム信号が“Ｈ”レベルで
あるとすると、アンドゲート８０によるフレーム
反転信号とクロツク信号との論理積にてｍビツト
カウンタ５０のリセツト入力端子Ｒの論理が解除
され、アンドゲート７０によりフレーム信号とク
ロツク信号との論理積で表わされるクロツク入力
端子CPにクロツクが入力され、ｍビツトカウン
タ５０は初期値からカウントを始める。ｍビツト
カウンタ５０の出力は、ｎを閾値とする判定器６
０に接続されており、フレーム信号がｎビツト以
上続いたとすると、判定器６０より入力断検出出
力を得ることができる。また、フレーム信号が正
常に戻ると、フレーム反転信号とクロツク信号の
論理積を取るアンドゲート８０の出力により、ｍ
ビツトカウンタ５０はリセツトされ、初期値にセ
ツトされる。
尚、本発明のCMI符号入力断検出回路は上述
の実施例に限定されるものではなく、フレーム重
畳CMI符号列から抽出されたフレーム信号が２
個以上連続することを検知できる適宜の回路構成
を含むものである。
の実施例に限定されるものではなく、フレーム重
畳CMI符号列から抽出されたフレーム信号が２
個以上連続することを検知できる適宜の回路構成
を含むものである。
本発明のCMI符号入力断検出回路は以上説明
したように、フレーム重畳CMI符号の変換規則
を利用し、抽出されたフレーム信号の連続を論理
的に検出することによつて入力断を検出する、従
来装置にみられない新規な入力断検出回路を実現
したものである。
したように、フレーム重畳CMI符号の変換規則
を利用し、抽出されたフレーム信号の連続を論理
的に検出することによつて入力断を検出する、従
来装置にみられない新規な入力断検出回路を実現
したものである。
第１図はフレーム重畳CMI符号の変換規則を
示した説明図、第２図はフレーム重畳CMI符号
の一例を示した波形図、第３図は本発明の一実施
例を示したブロツク図、第４図は本発明の他の実
施例を示したブロツク図である。 １０……フレーム信号入力、２０……クロツク
信号入力、３０……入力断検出出力、４０……ｎ
ビツトシフトレジスタ、５０……ｍビツトカウン
タ、６０……判定器、７０，８０……アンドゲー
ト。
示した説明図、第２図はフレーム重畳CMI符号
の一例を示した波形図、第３図は本発明の一実施
例を示したブロツク図、第４図は本発明の他の実
施例を示したブロツク図である。 １０……フレーム信号入力、２０……クロツク
信号入力、３０……入力断検出出力、４０……ｎ
ビツトシフトレジスタ、５０……ｍビツトカウン
タ、６０……判定器、７０，８０……アンドゲー
ト。
Claims (1)
- １ フレーム重畳CMI符号列を入力とし、該フ
レーム重畳CMI符号列から、１タイムスロツト
毎に二値状態の一方のレベルから他方のレベルへ
とレベルを反転させる符号のバイオレーシヨンと
されるフレーム信号を取り出すフレーム抽出回路
を具備する受信回路に於いて、前記フレーム抽出
回路より取り出されるフレーム信号が少なくとも
２個連続することを検知してフレーム重畳CMI
入力信号の断検出出力を発生する回路構成を備え
たことを特徴とするCMI符号入力断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417479A JPS55117362A (en) | 1979-03-02 | 1979-03-02 | Input break detection circuit for cmi code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417479A JPS55117362A (en) | 1979-03-02 | 1979-03-02 | Input break detection circuit for cmi code |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55117362A JPS55117362A (en) | 1980-09-09 |
| JPS6340384B2 true JPS6340384B2 (ja) | 1988-08-10 |
Family
ID=12130980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417479A Granted JPS55117362A (en) | 1979-03-02 | 1979-03-02 | Input break detection circuit for cmi code |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55117362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01154161U (ja) * | 1988-04-18 | 1989-10-24 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58205353A (ja) * | 1982-05-25 | 1983-11-30 | Sharp Corp | デ−タ伝送システム |
| JPS6149542A (ja) * | 1984-08-17 | 1986-03-11 | Mitsubishi Electric Corp | Ｃｍｉ符号検出装置 |
-
1979
- 1979-03-02 JP JP2417479A patent/JPS55117362A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01154161U (ja) * | 1988-04-18 | 1989-10-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55117362A (en) | 1980-09-09 |
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