JPH0486048A - フレーム同期検出回路 - Google Patents
フレーム同期検出回路Info
- Publication number
- JPH0486048A JPH0486048A JP2199668A JP19966890A JPH0486048A JP H0486048 A JPH0486048 A JP H0486048A JP 2199668 A JP2199668 A JP 2199668A JP 19966890 A JP19966890 A JP 19966890A JP H0486048 A JPH0486048 A JP H0486048A
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- JP
- Japan
- Prior art keywords
- signal
- error
- frame synchronization
- comparator
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 38
- 230000000295 complement effect Effects 0.000 claims abstract description 8
- 230000001360 synchronised effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は宇宙飛翔体との通信に使用する無線ＰＣＭ信号
の復調回路に関し、特にＰＳＫ変調されたＰＣＭ信号の
アンギュイティの除去とフレーム同期を同時に行うフレ
ーム同期検出回路に関する。
の復調回路に関し、特にＰＳＫ変調されたＰＣＭ信号の
アンギュイティの除去とフレーム同期を同時に行うフレ
ーム同期検出回路に関する。
従来、この種のＰＳＫ変調されたＰＣＭ信号用のフレー
ム同期検出回路は「非反転ｊおよび「反転」の２台のフ
レーム同期検出回路から構成されていた。
ム同期検出回路は「非反転ｊおよび「反転」の２台のフ
レーム同期検出回路から構成されていた。
以下、第２図に示す従来の実施例のブロック図を用いて
説明を行う。
説明を行う。
このフレーム同期検出回路はシフトレジスタ１ａ、レジ
スタ２．ＥＸＯＲゲート等で構成されるビット比較器３
ａ、デジタルコンパレータ５ａ。
スタ２．ＥＸＯＲゲート等で構成されるビット比較器３
ａ、デジタルコンパレータ５ａ。
ＲＯＭ等で構成されるエラーカウント回路６ａからなる
「非反転」フレーム同期検出部と、インバータ７、シフ
トレジスタｌｂ、レジスタ２．ビット比較器３ｂ、デジ
タルコンパレータ５ｂ、エラーカウント回路６ｂからな
る「反転」フレーム同期検出部とからなる。
「非反転」フレーム同期検出部と、インバータ７、シフ
トレジスタｌｂ、レジスタ２．ビット比較器３ｂ、デジ
タルコンパレータ５ｂ、エラーカウント回路６ｂからな
る「反転」フレーム同期検出部とからなる。
「非反転」フレーム同期検出部は、まずＰＳＫ復調およ
びビット同期が行われたシリアルのＰＣＭ信号およびＰ
ＣＭクロックをシフトレジスタ１ａに入力し、パラレル
ＰＣＭ信号に変換する。
びビット同期が行われたシリアルのＰＣＭ信号およびＰ
ＣＭクロックをシフトレジスタ１ａに入力し、パラレル
ＰＣＭ信号に変換する。
次にピット比較器３ａによりパラレルＰＣＭ信号とレジ
スタ２に予め保持されているフレーム同期パターンと比
較し、不一致ビットをエラーカウント回路６ａに入力す
る。エラーカウント回路６ａはピット比較器３ａから入
力された不一致ビットのうち、予め定められている有効
ビット長の指定入力により不要部分を除いて、同期パタ
ーン部分のみの不一致ビット数を有効ビット部分として
カウントする。そしてデジタルデータでデジタルコンパ
レータ５ａに入力する。デジタルコンパレータ５ｂはそ
の不一致ビット数と予め定められたフレーム同期エラー
ビット数の許容値（フレーム同期エラー許容値）とを比
較し、不一致ビット数が大きい場合に非反転同期検出が
行われたと判定し、非反転同期検出信号を出力する。
スタ２に予め保持されているフレーム同期パターンと比
較し、不一致ビットをエラーカウント回路６ａに入力す
る。エラーカウント回路６ａはピット比較器３ａから入
力された不一致ビットのうち、予め定められている有効
ビット長の指定入力により不要部分を除いて、同期パタ
ーン部分のみの不一致ビット数を有効ビット部分として
カウントする。そしてデジタルデータでデジタルコンパ
レータ５ａに入力する。デジタルコンパレータ５ｂはそ
の不一致ビット数と予め定められたフレーム同期エラー
ビット数の許容値（フレーム同期エラー許容値）とを比
較し、不一致ビット数が大きい場合に非反転同期検出が
行われたと判定し、非反転同期検出信号を出力する。
一方、インバータ７にて反転させられたシリアルのＰＣ
Ｍ信号およびＰＣＭクロックは、「非反転」フレーム同
期検出部と同時に「反転ｊフレーム同期検出部のシフト
レジスタ１ｂに入力される。以下「非反転ｊフレーム同
期検出部と同様な動作が行われる。そして反転させられ
たパラレルＰＣＭ信号とレジスタ２に予め保持されてい
るフレーム同期パターンとの一致ビットかフレーム同期
エラー許容値より大きいとき、反転同期検出が行われた
と判定し、反転同期検出信号を出力する。
Ｍ信号およびＰＣＭクロックは、「非反転」フレーム同
期検出部と同時に「反転ｊフレーム同期検出部のシフト
レジスタ１ｂに入力される。以下「非反転ｊフレーム同
期検出部と同様な動作が行われる。そして反転させられ
たパラレルＰＣＭ信号とレジスタ２に予め保持されてい
るフレーム同期パターンとの一致ビットかフレーム同期
エラー許容値より大きいとき、反転同期検出が行われた
と判定し、反転同期検出信号を出力する。
非反転同期検出信号が出力されたときＰＣＭ信号は正し
い信号が入力されているとみなされ、反転同期検出信号
が出力されたときは反転された信号が入力されていると
みなされる。
い信号が入力されているとみなされ、反転同期検出信号
が出力されたときは反転された信号が入力されていると
みなされる。
上述した従来のＰＳＫ変調されたＰＣＭ信号の復号のた
めのフレーム同期検出回路は、「非反転」フレーム同期
検出部と「反転」フレーム同期検出部の２つのフレーム
同期検出部を必要としたので、フレーム同期パターンが
長い場合や、各種のフレーム同期パターンに対応させる
必要のある場合には、回路構成が大きくなるという欠点
があった。
めのフレーム同期検出回路は、「非反転」フレーム同期
検出部と「反転」フレーム同期検出部の２つのフレーム
同期検出部を必要としたので、フレーム同期パターンが
長い場合や、各種のフレーム同期パターンに対応させる
必要のある場合には、回路構成が大きくなるという欠点
があった。
本発明のフレーム同期検出回路は、ＰＳＫ変調されたＰ
ＣＭ信号の復号回路を構成するフレーム同期検出回路に
おいて、シリアルＰＣＭ信号をパラレルＰＣＭ信号に変
換するシフトレジスタと、予めフレーム同期パターンを
保持するレジスタと、前記パラレルＰＣＭ信号と前記フ
レーム同期パターンを比較しエラービットを出力するピ
ット比較器と、有効ビット中の有効エラービット数また
は前記有効エラービット数が前記有効ビットの半数を越
える場合にはその補数をエラー数として出力し且つ前記
エラー数が補数出力かどうか識別する識別信号を送出す
るエラーカウント回路と、前記エラー数が予め定められ
た許容値以下であるとき判定信号を出力するコンパレー
タと、前記識別信号と前記判定信号により非反転同期検
出が行われたことを示す非反転同期検出信号を生成する
論理回路と、前記識別信号と前記判定信号により反転同
期検出が行われたことを示す反転同期検出信号を生成す
る論理回路とを有している。
ＣＭ信号の復号回路を構成するフレーム同期検出回路に
おいて、シリアルＰＣＭ信号をパラレルＰＣＭ信号に変
換するシフトレジスタと、予めフレーム同期パターンを
保持するレジスタと、前記パラレルＰＣＭ信号と前記フ
レーム同期パターンを比較しエラービットを出力するピ
ット比較器と、有効ビット中の有効エラービット数また
は前記有効エラービット数が前記有効ビットの半数を越
える場合にはその補数をエラー数として出力し且つ前記
エラー数が補数出力かどうか識別する識別信号を送出す
るエラーカウント回路と、前記エラー数が予め定められ
た許容値以下であるとき判定信号を出力するコンパレー
タと、前記識別信号と前記判定信号により非反転同期検
出が行われたことを示す非反転同期検出信号を生成する
論理回路と、前記識別信号と前記判定信号により反転同
期検出が行われたことを示す反転同期検出信号を生成す
る論理回路とを有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、１はシフトレジスタ、２はしジスタ、
３はピッ１〜比較器、４はエラービット数あるいはその
補数のエラーカウント値を出力する機能を持つエラーカ
ウント回路、５はデジタルコンパドータ、８．９．１０
は論理回路である。
３はピッ１〜比較器、４はエラービット数あるいはその
補数のエラーカウント値を出力する機能を持つエラーカ
ウント回路、５はデジタルコンパドータ、８．９．１０
は論理回路である。
復調され、ビット同期のとられたシリアルのＰＣＭ信号
はＰ ＣＭクロックと共にシフトレジスタ１に入力され
、パラレルに変換される。このパラレルのＰＣＭ信号は
ビット比較器３によりレジスタ２に予め保持されている
フレーム同期パターンと比較され、不一致のビット５即
ちエラービットのみを“１°゛としてエラーカウンタ回
路４に入力する。
はＰ ＣＭクロックと共にシフトレジスタ１に入力され
、パラレルに変換される。このパラレルのＰＣＭ信号は
ビット比較器３によりレジスタ２に予め保持されている
フレーム同期パターンと比較され、不一致のビット５即
ちエラービットのみを“１°゛としてエラーカウンタ回
路４に入力する。
エラーカラン■・回路４はビット比較器３によって比較
されたＰＣＭ信号のうち、予め定められている有効ビッ
ト長の指定入力により不要部分を除いて、同期パターン
部分のみのエラー数を有効ヒラＩ〜・部分としてカウン
トする。そしてカウントされたエラー数をデジタルデー
タでデジタルコンパレータ５に入力する。エラー数が有
効ビット数の半分を越えた場合には、エラーカラン１〜
回路４はエラー数の有効ビット数の補数（補数−有効ビ
・・！ト数−エラー数）をデジタルコンパレータ５へ、
データが反転していることを示す識別信号“１′をイン
バータ８．ＡＮＤゲート９へ出力する。
されたＰＣＭ信号のうち、予め定められている有効ビッ
ト長の指定入力により不要部分を除いて、同期パターン
部分のみのエラー数を有効ヒラＩ〜・部分としてカウン
トする。そしてカウントされたエラー数をデジタルデー
タでデジタルコンパレータ５に入力する。エラー数が有
効ビット数の半分を越えた場合には、エラーカラン１〜
回路４はエラー数の有効ビット数の補数（補数−有効ビ
・・！ト数−エラー数）をデジタルコンパレータ５へ、
データが反転していることを示す識別信号“１′をイン
バータ８．ＡＮＤゲート９へ出力する。
デジタルコンパレータ５はエラーカウント回路４から出
力されたエラー数を予め設定されているエラー許容値と
比較して、エラー許容値以下であればフレーム同期パタ
ーンを検出したと判定する。そして“１゛で判定信号を
、Ａ Ｎ Ｄゲーｌ〜９］０に出力する。
力されたエラー数を予め設定されているエラー許容値と
比較して、エラー許容値以下であればフレーム同期パタ
ーンを検出したと判定する。そして“１゛で判定信号を
、Ａ Ｎ Ｄゲーｌ〜９］０に出力する。
識別信号” １ ”の場合は、ＡＮＤゲート９から「非
反転」同期検出信号が出力され、識別信号“０パの場合
はＡＮＤゲー１−１０から「反転１同期検出信号か出力
される。
反転」同期検出信号が出力され、識別信号“０パの場合
はＡＮＤゲー１−１０から「反転１同期検出信号か出力
される。
以上説明したように本発明は、ＰＳＫ変調されたＰＣＭ
信号の復号において、回路構成の大きくなりがちなフレ
ーム同期検出部を一台とすることかでき、経済化に大い
に効果がある。
信号の復号において、回路構成の大きくなりがちなフレ
ーム同期検出部を一台とすることかでき、経済化に大い
に効果がある。
第１図は本発明によるフレーム同期検出回路の実施例の
ブロック図、第２図は従来の実施例のブロック図である
。 １、ｌａ、１ｂ−−−シフトレジスタ、２．２ａ。 ２ｂ・・・レジスタ、３．３ａ、３ｂ・・・ビット比較
器、４．６ａ、６ｂ・・・エラーカウント回路、５゜５
ａ、５ｂ・・デジタルコンパレータ、７．８・・・イン
バータ、９，１０・・・ＡＮＤゲート。
ブロック図、第２図は従来の実施例のブロック図である
。 １、ｌａ、１ｂ−−−シフトレジスタ、２．２ａ。 ２ｂ・・・レジスタ、３．３ａ、３ｂ・・・ビット比較
器、４．６ａ、６ｂ・・・エラーカウント回路、５゜５
ａ、５ｂ・・デジタルコンパレータ、７．８・・・イン
バータ、９，１０・・・ＡＮＤゲート。
Claims (1)
- 【特許請求の範囲】 １、ＰＳＫ変調されたＰＣＭ信号の復号回路を構成する
フレーム同期検出回路において、シリアルＰＣＭ信号を
パラレルＰＣＭ信号に変換するシフトレジスタと、予め
フレーム同期パターンを保持するレジスタと、前記パラ
レルＰＣＭ信号と前記フレーム同期パターンを比較しエ
ラービットを出力するビット比較器と、有効ビット中の
有効エラービット数または前記有効エラービット数が前
記有効ビットの半数を越える場合にはその補数をエラー
数として出力し且つ前記エラー数が補数出力かどうか識
別する識別信号を送出するエラーカウント回路と、前記
エラー数が予め定められた許容値以下であるとき判定信
号を出力するコンパレータと、前記識別信号と前記判定
信号により非反転同期検出が行われたことを示す非反転
同期検出信号を生成する論理回路と、前記識別信号と前
記判定信号により反転同期検出が行われたことを示す反
転同期検出信号を生成する論理回路とを有することを特
徴とするフレーム同期検出回路。 ２、前記エラーカウント回路は前記エラー数をデジタル
信号で出力し、前記コンパレータはデジタルコンパレー
タであることを特徴とする請求項１記載のフレーム同期
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199668A JPH0486048A (ja) | 1990-07-27 | 1990-07-27 | フレーム同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199668A JPH0486048A (ja) | 1990-07-27 | 1990-07-27 | フレーム同期検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0486048A true JPH0486048A (ja) | 1992-03-18 |
Family
ID=16411638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199668A Pending JPH0486048A (ja) | 1990-07-27 | 1990-07-27 | フレーム同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0486048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05316091A (ja) * | 1992-05-07 | 1993-11-26 | Fujitsu Ltd | 同期検出回路 |
-
1990
- 1990-07-27 JP JP2199668A patent/JPH0486048A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05316091A (ja) * | 1992-05-07 | 1993-11-26 | Fujitsu Ltd | 同期検出回路 |
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