JPH0463581B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ伝送の分野に関し、特に直列
２相データ伝送技術に関する。

〔従来の技術〕

直列データ伝送は、工業規格RS−232の通信イ
ンターフエースおよびモデム通信における如き広
範囲のコンピユータ通信用途において用いられて
いる。種々の直列データ伝送エンコーデイング・
システムが考案されてきた。典型的なシステムに
おいては、論理値「１」および論理値「０」の信
号形態における２進データが電圧もしくはパルス
の存否により伝送媒体上で符号化される。これら
の論理信号は、ストリームにおいて伝送され、符
号化された２進データをストリームから取出すた
めに必要な種々の論理的操作を制御する際、デー
タのレシーバにより使用されるクロツク信号即ち
同期信号を含む。

他の符号化システムにおいては、パルスの存否
の形態において伝送されるのではなく、２進デー
タはデータ・パルスの相対的な巾によつて表わさ
れる。このようなシステムは、Youngの米国特
許第4066841号において開示されている。Young
の米国特許においては、２進データは直列の２相
データ・ストリームに符号化され、２相ストリー
ムにおける位相遷移間の時間間隔が符号化された
２進データの論理値「１」および論理値「０」の
状態を表わすため用いられる。このため、
Youngの特許のシステムは、ストリームにおけ
る連続する符号化２進データが非コードを含むタ
イム・セグメントにより分離される必要がないた
め、比較的高い帯域巾を可能にする。

〔発明の要約〕

本発明は、Youngの米国特許に開示されてい
る基本的な２相符号化法を含む直列データ伝送の
ための方法および装置を提供する。本発明の一特
質によれば、伝送されるべき並列データ・ワード
の２進ビツトを調べて、ワード中に１のビツトの
方が多いか０のビツトの方が多いかを判定する。
並列データ・ワードのビツトに対する付加的ビツ
トである極性ビツトが、どのビツト状態が最も高
い頻度で生じたかを示すため与えられる。２相信
号を変調して、その位相反転間に２つの異なる時
間間隔を生じ、１つの時間間隔は１のビツト状態
に対応し、他の時間間隔が０のビツト状態に対応
する。この２つの時間間隔の短い方がワードにお
いて大きな頻度で生じたビツト状態と対応するよ
うに割当てられ、長い方がワードにおいて小さな
頻度で生じたビツト状態と対応するように割当て
られる。従つて、各ワードを伝送するため必要な
合計時間が最小化される。

本発明の別の特質によれば、各並列データ・ワ
ードの後に同期信号が伝送される。これにより、
RS−232インターフエースの如きインターフエー
スが１つのビツト・ストリームにおけるその場所
を決定するために使用する「ハント」モードを除
去する。

本発明の他の特質によれば、２相信号の時間間
隔は、最小間隔Ｔおよび間隔の増分ｉに照して定
義される。ｎ個の個々の時間間隔を用いるシステ
ムにおいては、間隔は下記のようになろう。即
ち、Ｔ，Ｔ＋ｉ，Ｔ＋2i，Ｔ＋（ｎ−２）ｉ，Ｔ
＋（ｎ−１）ｉ。上記の実施態様の場合は、Ｔお
よびＴ＋ｉの間隔は０および１のビツト状態と対
応することになり、Ｔは最も大きな頻度で生じる
ビツト状態と対応し、時間間隔Ｔ＋2iは同期信号
に対応することになる。

本発明の他の特質は、単一の位相間隔により複
数のビツトの組合せを表わすことができるように
ビツト状態に対応する２つ以上の異なる間隔を提
供する。

本発明の他の特質は、時間間隔がD_j＝Ｔ＋I_jと
なるように逓増的に大きくなる間隔の期間毎に発
生されるｊ＝０，１，……ｎ−１に対して一義的
な間隔の増分I_jを提供する。

本発明の他の特質は、１つの並列データ・ワー
ドの２進ビツトを受取り、このデータ・ワードを
一時に１ビツトだけシフト・アウトする伝送レジ
スタを提供する。この伝送レジスタの実現は、こ
の伝送レジスタからデータがなくなつた時を判断
する別個のカウンタ回路の要求をなくし、その結
果関連する制御論理回路における節約をもたら
す。伝送レジスタにおいて、各データ・ワード中
に１のビツトの方が多いか０のビツトの方が多い
かを判定するための手段が提供される。伝送レジ
スタは、どのビツト状態が最も高い頻度で生じた
かを示すため極性ビツトを各データ・ワードに付
加する。２相信号を変調して、その位相間隔の間
に最も短い時間間隔が高い頻度で生じたビツト状
態と対応し、別の時間間隔が小さな頻度で生じた
ビット状態と対応する異なる時間間隔を生じる変
調手段が提供される。

本発明の更に他の特質は、直列２進データ・ス
トリームを受取つてこれにおいて符号化されたデ
ータ・ビツトを回復する復調手段を提供する。こ
の復調手段は、極性ビツトを調べてどのビツト状
態がどの時間間隔と対応しているかを判定する手
段を含む。回復データ組立てレジスタ手段が、デ
ータ・ワードのビツトを組立ててこれらを並列に
シフト・アウトするため提供される。回復データ
組立てレジスタの実現により、回復データ組立て
レジスタがデータで一杯になる時を判定するため
の別個のカウンタ回路の要求を排除し、その結果
関連する制御論理回路における節約をもたらす。

〔実施例〕

第１図は、本発明によるデイジタル・データ・
インターフエース１１の全体ブロツク図を示して
いる。Ｘビツトの並列データ・ワードが外部の並
列データ・ソース１２によつて生成される。この
データ・ワードは、直列ビツト・ストリームに変
換され、伝送ロジツク１４によつて直列データ・
リンク１５に対して変調される。伝送ロジツク１
４が１つの完全ワードを伝送した時、このロジツ
クは外部の並列データ・ソース１２に対して新た
なＸビツトの並列データ・ワードを送るように信
号する。直列データ・リンク１５は、例えば、銅
線、光フアイバ線条もしくはテレメータ手段から
なるものでよい。変調された直列データは受信ロ
ジツク１６により受取られ、このロジツクはデー
タを復調して、この直列データをＸビツトの並列
データ・ワードに再び組立てる。１つのＸビツト
の並列データ・ワードが完全に再組立てされる
と、受信ロジツク１６がデータの宛先１８に信号
してワードが送出される。

本発明は、位相反転間の間隔の長さが変調され
る２相信号変調フオーマツトを用い、一義的な即
ち個々の各間隔長さが、ある割当てられた２進コ
ード、例えば「１」又は「０」のビツト即ちビツ
トの状態、又は特別の符号化信号を表わす。ｎが
与えられた個々の間隔の数である場合、デイジタ
ル・データ・インターフエース１１はｎ≧２で機
能する。本発明の望ましい実施態様においては、
この個別間隔は最小間隔Ｔおよび間隔の増部ｉに
照して定義される。ｎ個の個別の間隔長さを用い
るシステムにおいては、これらの間隔は下記の如
く定義される。即ち、Ｔ，Ｔ＋ｉ，Ｔ＋2i，……
Ｔ＋（ｎ−２）ｉ，Ｔ＋（ｎ−１）ｉ。

本文に開示する本発明の実施態様においては、
３つの個々の間隔、即ち、ｎ＝３およびＴ＝10ナ
ノ秒およびｉ＝10ナノ秒が与えられる。このた
め、それぞれＴ，Ｔ＋ｉおよびＴ＋2iの間隔長
さ、即ち10ナノ秒、20ナノ秒および30ナノ秒を生
じる。この第３の実施態様を用いる波形が第２図
に示されている。この波形においては、30ナノ秒
の間隔長さが１つの同期信号を表わすため割当て
られ、20ナノ秒の間隔長さは「１」のビツト状態
に割当てられ、10ナノ秒の間隔長さが「０」のビ
ツト状態に対して割当てられている。

本発明の別の実施態様は、逓増的に大きくなる
間隔長さ毎に生じる一義的な間隔の増分I_j（但し、
ｊ＝０，１……ｎ−１）を提供する。本実施態様
はｎ個の間隔を有することになり、ｊ番目の間隔
はD_j＝Ｔ＋I_j（但し、I_jは先に定義、Ｔ＝最小の間
隔）となる。例えば、３つの個々の間隔において
は、持続期間はＴ＋I₀，Ｔ＋I₁およびＴ＋I₂（但
し、I₀≠I₁≠I₂）となろう。

第３図は、デイジタル・データ・インターフエ
ース１１の更に詳細なブロツク図を示し、同図に
おいて第１図のロジツク１４が伝送レジスタ２０
および変調回路２２に分解した状態で示され、ま
た受信ロジツク１６が復調回路２４、回復データ
組立てレジスタ２６および回復データ段レジスタ
３０に分解された状態で示されている。Ｘビツト
の並列データ・ワードは伝送レジスタ２０にロー
ドされ、このレジスタは変調回路２２に対しＸビ
ツトの並列データ・ワードのＸ個のビツトを１つ
ずつ出力する。各変調サイクルの初めに、伝送レ
ジスタ２０が同期信号を変調回路２２へ送出し
て、同回路に予め定めた同期信号間隔を生じさせ
る。変調回路２２は、伝送レジスタ２０に対して
信号して、個々のビツトを１つの変調クロツク信
号と共に転送する。この変調クロツクは、Ｘビツ
ト並列データ・ワードが、変調回路２２からの直
列変調データの伝送とのロツク・ステツプにおい
て伝送レジスタ２０を通つて前送されることを確
実にする。変調回路２２自体は、第２図において
示されるように10ナノ秒であるシステム伝送時間
基底クロツクを使用する。変調回路２２は、この
変調回路２２が１つの完全なＸビツト・データ・
ワードの符号化を完了する時、外部の並列デー
タ・ソース１２（第１図に示される）に信号して
新たなデータを伝送レジスタ２０に対して送らせ
る。

復調回路２４は、変調された直列データから同
期信号、クロツク信号および直列データを回復す
る。復調回路２４は、回復した同期信号、クロツ
ク信号および直列データを回復データ組立てレジ
スタ２６に対して出力し、ここでＸビツト・デー
タ・ワードのＸ個のビツトが一時的に格納され
る。そして、組立てられたデータ・ワードが回復
データ段レジスタ３０に対して出力される。回復
された同期信号および回復されたクロツク信号が
ANDゲート２８を通るようゲートされ、このゲ
ート出力は回復されたデータを回復データ段レジ
スタ３０にロードし、かつ外部の並列データ宛先
１８に対し新たなデータの用意ができた旨を信号
するため用いられる。回復データ段レジスタ３０
は、Ｘビツトの並列データ・ワードを外部の並列
データ宛先１８（第１図に示される）に対して出
力する。

データ変調インターフエースの別の実施態様は
第４図に示されている。Ｘビツトの並列データ・
ワードが伝送レジスタ２０′にロードされる時、
このデータ・ワードは伝送レジスタ２０′の回路
により調べられて、このＸビツト・データ・ワー
ド中に「１」のビツトの方が多いか又は「０」の
ビツトの方が多いかを判定する。もし「０」ビツ
トの方が多く存在するならば、このデータ・ワー
ドのＸビツトとは別のビツトである極性ビツトが
「０」にセツトされ、逆の場合はその逆となる。
極性ビツトは変調回路２２′に対して送られて、
変調回路２２′がデータ・ワードのＸビツトを表
わす２相信号を変調する前に、伝送レジスタ２
０′からのデータ・ビツトが反転されるべきかど
うかを表示する。変調回路２２′が最も短い時間
間隔を「０」のデータ・ビツトに割当てるよう構
成される望ましい実施態様においては、極性ビツ
トが「０」である時はデータ・ビツトは反転され
ず、また極性ビツトが「１」の時はこれらデー
タ・ビツトは反転される。例えば、伝送レジスタ
２０′に対しロードされるＸビツトのデータ・ワ
ードが00010001であるならば、極性ビツトは
「０」となるが、これはデータ・ワードに「１」
ビツトより多くの「０」ビツトがあるためであ
る。「０」の極性ビツトは、変調回路２２′に対
し、データ・ワードのビツトが反転されてはなら
ないことを表示する。このため、Ｘビツトのデー
タ・ワードは、最も頻繁に生じる「０」ビツトに
対し最も短い時間間隔が割当てられて変調され、
全体的な伝送時間は最も短く抑えられる。しか
し、もしＸビツトのデータ・ワードが11101110な
らば、極性ビツトは「１」となる。この「１」の
極性ビツトは、変調回路２２′に対してデータ・
ワードのビツトが反転されるべきことを表示す
る。反転の後、このデータ・ワードは00010001と
なり、全体的な伝送時間は再び最小化されるが、
これはＸビツトのデータ・ワードが反転されるデ
ータ・ワードにおいて最も頻繁に生じる「０」ビ
ツトに最も短い時間間隔が割当てられて変調され
る故である。

極性ビツトは、復調回路２４′により受取られ
る時、データ・ビツトが反転されたかどうかを表
示する。もし極性ビツトが「０」であるならば、
復調回路２４′は、回復データ組立てレジスタ２
６に対して伝送する前に、回復されたデータ・ビ
ツトを反転することはない。もし極性ビツトが
「１」ならば、復調回路２４′は、回復データ組立
てレジスタ２６に対して伝送する前に、回復され
たデータ・ビツトを再反転する。このため、伝送
レジスタ２０′に対してロードされた元のＸビツ
トデータ・ワードが回復される。この事例におい
ては、00010001なる元のデータ・ワードは復調回
路２４′によつて反転されないが、これは極性ビ
ツトが「０」であるためである。変調回路２２′
により反転されて00010001として伝送された元の
11101110なるデータ・ワードは、表示ビツトが
「１」であるため、復調回路２４′によつて
11101110に再反転される。

第５図は、伝送レジスタ２０の詳細図を示して
いる。伝送レジスタ２０は、（ｘ＋１）個の２×
１マルチプレクサ・フリツプフロツプ３２ａ〜３
２ｘおよび３４を有する（但し、ｘは並列デー
タ・ワードにおけるビツト数）。これらフリツプ
フロツプの各々は、２つの入力であるD0および
D1、１つの出力Ｑ、およびフリツプフロツプの
どの入力が次のクロツク信号と同時にフリツプフ
ロツプから出力されるかを判定するデータ選択Ｓ
を有する。（ｘ＋１）個のフリツプフロツプは、
１つのフリツプフロツプのＱ出力が隣接のフリツ
プフロツプの入力D0と接続されるように直列に
置かれている。直列データがフリツプフロツプ３
２ａから出力され、変調回路２２に対して送出さ
れる。フリツプフロツプ３２ｂ〜３２ｘおよび３
４の出力ＱはまたNORゲート４２に対しても送
られる。NORゲート４２の出力は、（ｘ＋１）個
のフリツプフロツプの各々における入力Ｓに対し
て接続される。

各フリツプフロツプをしてD1入力からの入力
を受入れさせる状態（Ｓ＝「１」）にＳがセツトさ
れる時、伝送レジスタ２０の動作が開始する。こ
の時、Ｘビツトの並列データ・ワードがフリツプ
フロツプ３２ａ〜３２ｘに対してロードされ、並
列データ・ワードのビツト０がフリツプフロツプ
３２ａに対しロードされ、ビツト１がフリツプフ
ロツプ３２ｂにロードされ……ビツトｘ−１がフ
リツプフロツプ３２ｘにロードされる……等とな
る。フリツプフロツプは、データの次のビツト即
ち同期信号に対して用意ができる時、変調回路２
２により送られる変調クロツク信号によつてクロ
ツクされる。D1が選択された後の変調クロツク
信号と同時に、各フリツプフロツプがD1を右方
のフリツプフロツプの入力D0に出力する。フリ
ツプフロツプ３４は常に「１」であるそのD1入
力をフリツプフロツプ３２ｘの入力D0に対して
出力する。フリツプフロツプ３２ｘはＸビツトの
並列データ・ワードのビツト（ｘ−１）であるそ
のD1入力をフリツプフロツプ３２ｗの入力D0に
対して出力する……等である。フリツプフロツプ
３２ａは、Ｘビツトの並列データ・ワードのビツ
ト０であるその入力D1を変調クロツク信号と同
時に変調回路２２に対して出力する。

次の変調クロツク信号と同時にＳが「０」にリ
セツトされ、そのため各フリツプフロツプはその
D0入力を出力する。このため、フリツプフロツ
プ３４は常に「０」であるそのD0入力をフリツ
プフロツプ３２ｘのD0入力に出力する。フリツ
プフロツプ３２ｘは、このデータ・シフト段階に
おいて常に「１」であるそのD0入力をフリツプ
フロツプ３２ｗのD0入力に対して出力する……
等である。フリツプフロツプ３２ａはＸビツトの
並列データ・ワードのビツト１であるそのD0入
力をこの変調クロツク信号と同時に変調回路２２
に対して出力する。

これまでの説明から、Ｘビツトのデータ・ワー
ドが伝送レジスタ２０から一時に１ビツトずつ変
調回路２２に対して、ビツト０が最初に出力さ
れ、ビツト１が２番目に……ビツト（ｘ−１）が
最後に出力されるというように出力されることに
なる。各マルチプレクサ３２ｂ〜３２ｘおよび３
４の出力Ｑが「０」である時、NORゲート４２
が同期信号即ち「１」を出力することになる。ビ
ツト（ｘ−１）が伝送レジスタ２０から出力され
た時、フリツプフロツプ３２ｂの出力はフリツプ
フロツプ３４からシフトダウンされた「１」とな
る。次の変調クロツク信号と同時に、フリツプフ
ロツプ３２ｂのＱ出力が「０」となり、その結果
NORゲート４２が同期信号を出力し、これが変
調回路２２に対して送られる。この同期信号はま
た各フリツプフロツプに対してＳをセツトし、そ
の結果フリツプフロツプが別の並列データ・ワー
ドをロードする。

第６図は、変調回路２２の詳細図を示す。伝送
レジスタ２０からの同期信号はインバータ８０に
対して入力される。インバータ８０の出力は、伝
送レジスタ２０からの直列データと共に、AND
ゲート８２に対して入力される。ANDゲート８
２の出力および伝送レジスタ２０からの同期信号
は、ORゲート８４に対して入力される。ORゲ
ート８４の出力は、NORゲート９４の出力と共
にANDゲート８６に対して入力される。ANDゲ
ート８６の出力はＤフリツプフロツプ８８のＤ入
力と接続されている。フリツプフロツプ８８のＱ
出力は、伝送レジスタ２０からの同期信号と共
に、ANDゲート９０に対して入力される。AND
ゲート９０の出力はＤフリツプフロツプ９２のＤ
入力に対して入力される。フリツプフロツプ９２
のＱ出力は、フリツプフロツプ８８のＱ出力と共
にNORゲート９４に対して入力される。NORゲ
ート９４の出力は、伝送レジスタ２０からの同期
信号と共に、ANDゲート９６に対して入力され
る。ANDゲート９６の出力は新データ前送信号
であり、第１図に示される外部の並列データ・ソ
ース１２に対して送出される。NORゲート９４
の出力はまた10ナノ秒のシステム・クロツクと共
にANDゲート９８に対して入力される。ANDゲ
ート９８の出力は、伝送レジスタ２０に対して送
出されてこの回路におけるフリツプフロツプをク
ロツクする変調クロツクである。この10ナノ秒の
システム・クロツクはまた、フリツプフロツプ８
８およびフリツプフロツプ９２をクロツクするた
め用いられる。変調クロツクであるANDゲート
９８の出力は、Ｄフリツプフロツプ１００をクロ
ツクするため用いられる。フリツプフロツプ１０
０はその反転出力をその入力Ｄ側に接続させて
いる。フリツプフロツプ１００の出力Ｑは変調デ
ータ信号である。

変調回路２２は、位相反転間の間隔が「０」の
ビツト状態、「１」のビツト状態、あるいは同期
信号と対応するように、２相信号を変調する。こ
こに開示した実施態様においては、これらの間隔
は１，２又は３のシステム・クロツク周期であ
る。10ナノ秒のシステム・クロツク周期の場合
は、「０」，「１」および同期信号の場合の位相反
転間の間隔はそれぞれ10ナノ秒、20ナノ秒および
30ナノ秒となろう。この20ナノ秒および30ナノ秒
の間隔は、それぞれ１つまたは２つのクロツク・
パルスをマスクすることにより発生される。

第６図においては、ANDゲート９８の出力が
「１」である時、フリツプフロツプ１００がクロ
ツクされることが判り、フリツプフロツプ１００
の入力がその反転出力と接続されているため、フ
リツプフロツプ１００の非反転出力は各状態間を
トグルする。この状態の変化は、２相直列デー
タ・ストリームにおける位相の反転である。
ANDゲート９８は、位相の反転間に適当な遅れ
の間隔を生じるためにシステム・クロツクをマス
クするよう作用する。このゲートは、１つの入力
としてシステム・クロツクを有し、その他の入力
としてNORゲート９４の出力を有する。もし
NORゲート９４の出力が「１」でなければ、シ
ステム・クロツクがマスクされて、フリツプフロ
ツプ１００はクロツクされない。もしシステム・
クロツクが１期間マスクされるならば、間隔長さ
は２クロツク周期となり、もしシステム・クロツ
クが２期間マスクされるならば、間隔長さは３ク
ロツク周期となり、またもしシステム・クロツク
が全くマスクされなければ、間隔長さは１クロツ
ク周期となろう。このため、個々の間隔長さは、
システム・クロツクのいくつの連続期間がAND
ゲート９８によりマスクされるかに応じて生じ
る。

NORゲート９４の入力は、システム・クロツ
クによりクロツクされるフリツプフロツプ８８お
よびフリツプフロツプ９２の出力である。フリツ
プフロツプ８８およびフリツプフロツプ９２が共
に「０」を出力する時、NORゲート９４の出力
は「１」となる。同期信号が「１」の時、あるい
は換言すれば、伝送レジスタ２０が変調回路２２
に対してＸビツトのデータ・ワード送出の終了を
信号した時にシステム・クロツクは２回マスクさ
れ、その結果３つのクロツク周期の間隔長さが生
成される。同期信号が「１」の時は、フリツプフ
ロツプ８８および９２は、その両出力が「０」の
段階に達する前に、３つのサイクルを通過しなけ
ればならない。このように、２つのシステム・ク
ロツク周期がマスクされ、その結果生じる間隔長
さは３クロツク周期となる。NORゲート９４の
出力が「１」を出力する時、ANDゲート９６の
出力は外部の並列データ・ソース１２（第１図に
示される）に信号して、新たなデータを伝送レジ
スタ２０に対して前送させる。

同期信号が「０」であり直列データが「１」で
ある時、フリツプフロツプ８８および９２は、そ
の両出力が「０」の段階に達してNORゲート９
４の出力を「１」の状態にさせる前に２つのサイ
クルを通らなければならない。このため、１つの
システム・クロツク周期がマスクされ、その結果
の間隔長さは２クロツク周期となる。同期信号が
「０」であり直列データが「０」である時は、シ
ステム・クロツクはマスクされず、このシステ
ム・クロツク周期と等しい間隔長さが生成される
ことになる。

第７図は、復調器２４のブロツク図を示してい
る。復調器２４は、変調回路２２と復調回路２４
との間の通信リンク１５から変調された直列デー
タを受取る。この変調されたデータはエツジ検出
器１４０に対して入力される。変調されたデータ
はまた遅延回線１４６に対しても入力される。こ
の遅延回線１４６の３つの出力は遅延データ・レ
ジスタ１４８に対して入力され、このレジスタは
回復されたクロツクであるエツジ検出器１４０の
出力によりクロツクされる。遅延データ・レジス
タ１４８は、回復されたクロツク信号の発生と同
時に、その３つの入力をデータ位相コンパレー
タ・ロジツク１５０に対して出力する。データ位
相コンパレータ・ロジツク１５０は回復データ・
レジスタ１５２に対してデータ／同期信号を出力
し、このレジスタはエツジ検出器１４０からの回
復クロツク信号によりクロツクされる。回復デー
タ・レジスタ１５２はその２つの入力を回復デー
タおよび回復同期信号として回復クロツク信号と
同時に出力する。

エツジ検出器１４０の更に詳細なブロツク図が
第８図に示され、変調データ信号を受取る小遅延
要素１４２と、変調されたデータ信号および小遅
延要素１４２の出力を受取るXOR（排他的OR）
ゲート１４４とを含む。このXORゲート１４４
の出力は、回復されたクロツクである。変調回路
２２の変調クロツク信号と類似する回復クロツク
信号は、変調データが「１」から「０」のビツト
状態に切換るかあるいはその逆の時に生成され
る。これは、１つの位相から他の位相への切換え
直後に、変調されたデータ信号が小遅延要素１４
２からの信号とは反対の状態となる故である。

遅延回線１４６は３つの出力を生じる。１つの
出力はＴ／２だけ遅れた変調データのコピーであ
り、２番目の出力は3T／２だけ遅れた変調デー
タのコピーであり、３番目の出力は5T／２だけ
遅れた変調データのコピーである（但し、Ｔはシ
ステム・クロツクの周期）。遅延回線１４６のこ
れらの３つの出力の各々の状態は、エツジ検出器
１４０からの回復された各クロツク信号と同時に
遅延データ・レジスタ１４８を通るよう送られ
る。データ位相コンパレータ・ロジツク１５０が
ラツチされた状態を比較して、変調データが同期
信号の「１」か「０」のどれであつたかを判定す
る。データ位相コンパレータ・ロジツク１５０
は、もし信号5T／２の状態が信号3T／２および
Ｔ／２の状態と同じであるならば、同期信号を出
力する。10ナノ秒のシステム・クロツク周期Ｔの
場合、この出力は、回復されたクロツク信号の５
ナノ秒、15ナノ秒および25ナノ秒前におけるデー
タの状態が全て同じである時にのみ生じる。この
ことは、この間隔長さのみが回復クロツク信号前
５ナノ秒、15ナノ秒および25ナノ秒におけるもの
と同じ状態を有するので、データ位相コンパレー
タ・ロジツク１５０から出力されるべき同期信号
に対してその間隔長さが30ナノ秒であることを意
味する。

もし信号3T／２がＴ／２信号と同じであれば、
データ位相コンパレータ・ロジツク１５０のデー
タ出力は「１」となるが、これはこの間隔長さが
回復クロツク信号の５ナノ秒および15ナノ秒前に
おいて同じ状態を有するためである。同様に、も
し信号3T／２が信号Ｔ／２と同じでなければ、
データ位相コンパレータ・ロジツク１５０のデー
タ出力は「０」となる。

データ位相コンパレータ・ロジツク１５０のデ
ータ信号および同期信号出力は、回復クロツク信
号毎に回復データ・レジスタ１５２を通つて送ら
れる。これらの回復データおよび回復同期信号
は、回復データ組立てレジスタ２６（第３図、第
４図および第９図に示される）に対して入力され
る。

第９図は、回復データ組立てレジスタ２６の詳
細図および回復データ段レジスタ３０のブロツク
図である。復調回路２４からの回復クロツク信号
は、回復データ組立てレジスタ２６の（ｘ＋１）
個のＤフリツプフロツプ１９０ａ〜１９０ｘおよ
び１９６を同期セツト／リセツトによりクロツク
するため用いられる。回復同期信号がフリツプフ
ロツプ１９０ａ〜１９０ｘおよび１９６により受
取られる時、フリツプフロツプ１９０ｘのＤ入力
がセツトされるが、これは回復同期パルスがフリ
ツプフロツプ１９０ｘのセツト入力に対して加え
られるからである。フリツプフロツプ１９０ａ〜
１９０ｗおよび１６９は各々その入力がクリアさ
れ、その結果各フリツプフロツプのＤ入力が
「０」となるが、これは回復同期信号がこれらフ
リツプフロツプのリセツト入力に対して加えられ
るためである。

次の回復クロツク信号と同時に、フリツプフロ
ツプ１９０ｘはフリツプフロツプ１９０ｗをセツ
トし、回復データ・ビツトはフリツプフロツプ１
９０ｘに対してロードされることになる。このプ
ロセスは、フリツプフロツプ１９０ｘにおける最
初の「１」がずつと下方にシフトされてフリツプ
フロツプ１９６をセツトするまで継続することに
なる。この時、フリツプフロツプ１９０ｘは元の
Ｘビツトの並列データ・ワードのビツト（ｘ−
１）を有することになり、フリツプフロツプ１９
０ｗは元のＸビツト並列データ・ワードのビツト
（ｘ−２）を持つ……等となり、その結果フリツ
プフロツプ１９０ａは元のＸビツトの並列デー
タ・ワードのビツト「０」を持つことになる。

またこの時、Ｘビツトの並列データ・ワードの
全てのＸビツトが回復データ組立てレジスタ２６
により受取られたため、次に受取られる入力は回
復同期信号となる。回復データ段レジスタ３０は
ANDゲート２８を通つてクロツクされ、このゲ
ートはその入力として回復された同期信号および
回復されたクロツク信号を有する。このため、回
復データ段レジスタ３０は受取つたデータ・ワー
ドをＸビツトの並列データ・ワードとしてラツチ
し、このデータ・ワードは外部の並列データ宛先
１８（第１図に示される）に対して与えられる。

回復データ組立てレジスタ２６はまた同期誤り
検出機能をも含む。この同期誤り検出機能は、
XORゲート１９８により実現される。回復同期
信号が受取られる時フリツプフロツプ１９０ｘは
常に「１」から始動する。前述のように、フリツ
プフロツプ１９６は、フリツプフロツプ１９０ａ
〜１９０ｘがそれぞれ受取つたワードのビツト０
乃至（ｘ−１）を有する時この「１」を有する。
フリツプフロツプ１９６の出力は、回復された同
期信号と共にXORゲート１９８に対して加えら
れる。新たな回復同期信号が受取られると、フリ
ツプフロツプ１９６はXORゲート１９８の出力
が「０」となるようにセツトされねばならない。
回復同期信号が回復データ組立てレジスタ２６に
より受取られない時、XORゲート１９８の入力
は共に「０」でなければならず、またその出力は
「０」でなければならず、従つて同期誤りは信号
されない。もし何かの理由から、XORゲート１
９８に対する入力が同じでなければ、同期誤り信
号を発して回復データ組立てレジスタ２６が同期
状態にないことを示すことになる。伝送のやり直
しを要求することができる。

このように、直列２相データ伝送のためのシス
テムが提供される。このシステムは、並列デー
タ・ワードを受取り、これを情報即ちビツト状態
を位相反転間の時間間隔に割当てることにより２
相信号に対して符号化され、これを直列データ・
リンク上でビツト状態および情報を回復するデコ
ーダに対して伝送し、直列ビツトを並列データ・
ワードに組立ててこれを送出する。

このシステムは、各ビツトが非コードを保持す
るセグメントにより分離されないため、また最も
大きな頻度で生じるビツト状態を最も短い時間間
隔に割当てる用いられた符号化方式の故に、最小
の合計時間内に各ワードの伝送を行なう。合計伝
送時間はまた、複数のビツトの組合せと対応する
よう時間間隔を割当てることにより、また時間間
隔が有効なデータ伝送に長過ぎないように一義的
な時間増分を持つことによつて最小限度に抑えら
れる。

本システムは、各データ・ワードの伝送後に同
期信号を生じる。この信号は、RS−232インター
フエースの如きインターフエースが使用して１つ
のビツト・ストリームにおけるその場所を決定す
る「ハント」モードを取除く。

本システムはまた、伝送レジスタおよび回復デ
ータ組立てレジスタのそれぞれが空になるか一杯
になる時を決定する別個のカウンタ回路を必要と
しないため、制御論理回路における節約をもたら
すデータ伝送を提供する。

本発明についてはその望ましい実施態様におい
て本文に記載したが、当業者は、頭書の特許請求
の範囲の主旨から逸脱することなく多くの変更お
よび修正が可能であることが判るであろう。

【図面の簡単な説明】

第１図は本発明によるデータ変調インターフエ
ースを示す全体ブロツク図、第２図は本発明によ
る波形を示す図、第３図は本発明によるデータ変
調インターフエースを示す更に詳細なブロツク
図、第４図は本発明によるデータ変調インターフ
エースの別の実施態様を示す詳細なブロツク図、
第５図は本発明による伝送レジスタを示す詳細
図、第６図は本発明による変調回路を示す詳細
図、第７図は本発明による復調器を示すブロツク
図、第８図は本発明によるエツジ検出器を示すブ
ロツク図、および第９図は本発明による回復デー
タ組立てレジスタおよび回復データ段レジスタを
示す詳細図である。 １１……デイジタル・データ・インターフエー
ス、１２……外部の並列データ・ソース、１４…
…伝送ロジツク、１５……直列データ・リンク、
１６……受信ロジツク、１８……外部の並列デー
タ宛先、２０……伝送レジスタ、２２……変調回
路、２４……復調回路、２６……回復データ組立
てレジスタ、２８……ANDゲート、３０……回
復データ段レジスタ、３２ａ〜３２ｘ，３４……
フリツプフロツプ、４２，９４……NORゲート、
８０……インバータ、８２，８６，９０，９８…
…ANDゲート、８４……ORゲート、８８，９
２，１００……Ｄフリツプフロツプ、１４０……
エツジ検出器、１４２……小遅延要素、１４４，
１９８……XOR（排他的OR）ゲート、１４６…
…遅延回線、１４８……データ・レジスタ、１５
０……データ位相コンパレータ・ロジツク、１５
２……回復データ・レジスタ、１９０ａ〜１９０
ｗ，１９６……フリツプフロツプ。

Claims (1)

1. 【特許請求の範囲】 １ デイジタル・データ・インターフエースにお
   ける直列データ伝送においてＸビツトの並列デー
   タ・ワードを符号化する方法において、 (a) 伝送されるべきワードを検査してどのビツト
   状態が最も多数かを決定し、 (b) ２相信号を生成し、 (c) 前記２相信号の位相反転間にｎ個（ｎは２以
   上の整数）の個別の時間間隔を確立するステツ
   プを含み、該時間間隔はＴ，Ｔ＋ｉ，Ｔ＋2iお
   よびＴ＋（ｎ−１）ｉ（Ｔは最小時間間隔、ｉは
   間隔の増分量）であり、 (d) 数が最も多いと決定されたビツト状態を表わ
   すように第１の時間間隔を割当て、前記ビツト
   状態の他のものを表わすように前記第１の時間
   間隔よりも長い第２の時間間隔を割当て、 (e) 前記２相信号を前記Ｘビツトの並列データ・
   ワードで符号化するステツプを含み、前記ワー
   ドの個々のビツトは、１つの位相反転間の各間
   隔が前記の個々のビツトの１つを表わすように
   前記２相信号に符号化され、該間隔が前記ステ
   ツプ(c)および(d)に従つて決定されることを特徴
   とする方法。 ２ デイジタル・データ・インターフエースにお
   ける直列データ伝送においてＸビツトの並列デー
   タ・ワードを符号化する方法において、 (a) 伝送されるべきワードを検査してどのビツト
   状態が最も多数かを決定し、 (b) ２相信号を生成し、 (c) 前記信号の位相反転間に３つの個別の時間間
   隔を確立するステツプを含み、第１の間隔が最
   も短く、第２の間隔は該第１の間隔よりも長
   く、第３の間隔は前記第２の間隔よりも長く、 (d) 数が最も多いと決定されたビツト状態を表わ
   すように前記第１の間隔を割当て、前記ビツト
   状態の他のものを表わすように前記第２の間隔
   を割当て、かつ前記ワードの伝送が始まること
   を表わすよう前記第３の間隔を割当て、 (e) 前記Ｘビツト並列データ・ワードとワードの
   伝送が開始する旨の情報で前記２相信号を符号
   化し、位相間隔間の各間隔が前記の個々のビツ
   トの１つまたは前記開始の情報を表わすよう
   に、前記ワードおよび前記開始の情報の個々の
   ビツトが前記２相信号において符号化され、前
   記間隔が前記ステツプ(c)および(d)に従つて決定
   されることを特徴とする方法。 ３ デイジタル・データ・インターフエースにお
   ける直列データ伝送においてＸビツトの並列デー
   タ・ワードを符号化する方法において、 (a) ２相信号を生成し、 (b) 前記２相信号の位相反転間にｎ個（ｎは２以
   上の整数）の個別の時間間隔を確立するステツ
   プを含み、該時間間隔はＴ＋₀，Ｔ＋₁，Ｔ
   ＋₂……，Ｔ＋（ｎ−１）（Ｔは最小時間間
   隔、₀＝０，₁≠₂≠（ｎ−１））であ
   り、 (c) １つの一義的なビツト状態またはビツト状態
   の組合せを表わすよう前記各時間間隔を割当
   て、 (d) 前記２相信号を前記Ｘビツト並列データ・ワ
   ードで符号化するステツプを含み、該ワードの
   個々のビツトは、１つの位相反転間の各間隔が
   前記ビツト状態の１つまたはビツト状態の組合
   せを表わすように、前記２相信号において符号
   化され、前記間隔が前記ステツプ(b)および(c)に
   従つて決定されることを特徴とする方法。 ４ ２相信号を生じる２相生成手段と、 並列のロードにおいてＸビツトの並列データ・
   ワードを受取り、かつ直列データ・ストリームと
   して一時に１ビツトずつ前記並列データをシフト
   アウトするための伝送レジスタと、 前記２相信号における位相反転間の時間間隔を
   制御する変調手段とを設け、 該変調手段は、前記直列データ・ストリームにお
   ける個々のビツトに応答して、前記個々のビツト
   の状態に対応する位相反転間の対応する時間間
   隔、即ち第１のビツト状態に対応する第１の時間
   間隔および第２の他のビツト状態に対応する第２
   の更に長い時間間隔により前記２相信号を符号化
   する手段を含む、以て１および０のビツトが前記
   信号において符号化することができ、 前記変調手段は更に、 (a) 前記Ｘビツト・ワードにおけるどのビツト状
   態が多数かを決定する手段と、 (b) 最も多数と決定されたビツト状態に対して前
   記第１の時間間隔を割当て、かつ他のビツト状
   態に対して前記第２の時間間隔を割当てる手段
   とを含み、 前記割当てが、１ワードを伝送するため必要
   な合計時間がワード毎に最小に抑えられるよう
   にワード単位で決定されることを特徴とするデ
   ータ・エンコーダ。 ５ 前記変調手段が更に、 前記直列データ・ストリームにおけるビツトの
   組合せに応答して、１および０のビツトのある組
   合せに対応する位相反転間の１つの対応する時間
   間隔により前記２相信号を符号化する手段を含む
   ことを特徴とする特許請求の範囲第４項記載のエ
   ンコーダ。 ６ 前記伝送レジスタが、（ｘ＋１）個の２対１
   マルチプレクサ・Ｄ型フリツプフロツプからなり
   （ｘは整数）、該フリツプフロツプの各々が、 (a) それぞれ第１と第２のデータ入力D₀および
   D₁と、 (b) 前記入力D₀とD₁とを選択するためのデータ
   選択入力と、 (c) 前記フリツプフロツプをクロツクするための
   クロツク入力と、 (d) Ｑ出口とを含み、 NORゲート手段と、 前記フリツプフロツプの出力Ｑを次のフリツプ
   フロツプの入力D₀に対し直列に接続して、前記
   フリツプフロツプを直列に接続する手段とを設
   け、前記直列の最後のフリツプフロツプの出力Ｑ
   が前記直列データ・ストリームを生じる直列デー
   タ出力を構成し、前記直列の第１のフリツプフロ
   ツプの入力D₀が０のビツト状態と恒久的に接続
   され、前記第１のフリツプフロツプのD₁が１の
   ビツト状態と恒久的に接続され、 Ｘビツトの並列データ・バスと、 前記第１のフリツプフロツプを除いて、該バス
   の個々の線を前記フリツプフロツプの（ｘ＋１）
   個の入力D₁の１つに接続する手段と、 前記NORゲート手段の入力が前記フリツプフ
   ロツプの前記最後のものを除く全ての出力Ｑから
   得られるように、NORゲート手段を前記Ｄ型フ
   リツプフロツプに対して接続する手段とを設け、
   該NORゲート手段の出力が前記フリツプフロツ
   プの選択入力と接続され、前記NORゲート手段
   は、前記データ・バスの並列データを前記フリツ
   プフロツプの列に周期的にロードさせ、前記１つ
   のビツト状態を同時に前記第１のフリツプフロツ
   プにロードさせ、かつさもなければ前記フリツプ
   フロツプの前記の他の入力D₀をデータ・ソース
   として選択させ、 前記フリツプフロツプの前記クロツク入力は全
   て共通の変調クロツク信号と接続され、 以て、前記０のビツト状態が前記列を常に下方
   に進行する時、前記NORゲート手段の出力が、
   前記Ｘビツトの並列データをロードさせるよう状
   態を変化し、これと同時に前記の０のビツト状態
   が常に下方に進行するまで、前記データが前記直
   列データ出力を順次シフトアウトされることを特
   徴とする特許請求の範囲第４項記載のエンコー
   ダ。 ７ 前記変調手段が、 (a) 周期的なクロツク信号を生じる伝送クロツク
   手段を含み、該信号の周期が前記第１の時間間
   隔と等しく、 (b) ２相出力信号を生じる出力フリツプフロツプ
   手段を含み、クロツク信号が前記出力フリツプ
   フロツプ手段に加えられる毎に該信号の位相が
   反転し、 (c) 前記周期的クロツク信号を前記出力フリツプ
   フロツプに対して選択的にゲートするゲート手
   段とを含み、 該ゲート手段が前記直列データ・ストリーム
   の第１の論理レベルに応答して連続する周期的
   クロツク信号を通過させ、 前記ゲート手段は更に、前記直列データ・ス
   トリームの他の理論レベルに応答して、前記出
   力フリツプフロツプが前記クロツク周期の２回
   に１回のみクロツクされるように前記周期的ク
   ロツク信号の１つをマスクし、以てデータが２
   相信号における位相反転間の時間間隔として符
   号化することができることを特徴とする特許請
   求の範囲第４項記載のエンコーダ。 ８ 直列の２相データ・ストリームに符号化され
   たデータを復合するデータ・デコーダにおいて、 前記２相データ・ストリームの位相反転を検出
   し、かつこれに応答して回復されるクロツク信号
   を生じるエツジ検出手段と、 前記２相データ・ストリームを受取つてｎ個の
   それぞれＴ／２，3T／２，5T／２……（2n−
   １）Ｔ／２だけ遅延させられた（ｎはそれぞれ
   １，２，３……の値をとり、前記ストリームの前
   記２相データ・ストリームの位相反転間の異なる
   時間間隔の数、Ｔは第１のデータ・セルと対応す
   る時間間隔）コピーを生じる遅延回線手段と、 前記回復クロツク信号および前記遅延コピーを
   受取つて、回復データ信号および回復同期信号を
   生成するため前記２相ストリームを復号するコン
   ピユータのロジツク手段と、 同期セツト／リセツト・フリツプフロツプを有
   する（ｘ＋１）個のＤ型ラツチを含む回復データ
   組立てレジスタ手段とを設け、該フリツプフロツ
   プはそれらのＱ出力を次のフリツプフロツプのＤ
   入力と接続して直列に接続され、前記直列に接続
   された第１のフリツプフロツプの入力ＤおよびＳ
   がそれぞれ前記回復データ信号および前記回復同
   期信号を受取るように接続され、前記の直列の全
   てのフリツプフロツプのクロツク入力が前記回復
   クロツク信号と接続され、前記直列における第１
   のものを除く全てのリセツト入力が前記回復同期
   信号と接続され、以て同時信号の発生と同時に前
   記第１のフリツプフロツプが１の状態にセツトさ
   れ、残りのフリツプフロツプはリセツトされ、前
   記回復データ組立てレジスタ手段が更に前記直列
   における最初からｘ個のフリツプフロツプのＱ出
   力を並列データ・ワードとして受取るよう接続さ
   れた回復データ段レジスタを含み、前記データ段
   レジスタが前記回復クロツク信号および前記回復
   同期信号を受取るANDゲートによりクロツクさ
   れ、以て回復同期信号が存在する時は常にデータ
   が確保されることを特徴とするデータ・デコー
   ダ。