JPS59163938A - 符号誤り検出方式 - Google Patents
符号誤り検出方式Info
- Publication number
- JPS59163938A JPS59163938A JP3807583A JP3807583A JPS59163938A JP S59163938 A JPS59163938 A JP S59163938A JP 3807583 A JP3807583 A JP 3807583A JP 3807583 A JP3807583 A JP 3807583A JP S59163938 A JPS59163938 A JP S59163938A
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- JP
- Japan
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- code
- circuit
- bit
- error
- transmission
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は符号誤り検出方式に関し、詳しくは、光フアイ
バ伝送方式、光データリンク等の２値伝送系において、
特別な符号則のもとで符号化された伝送符号を用いて情
報伝送を行う系の誤り監視を行うだめの符号誤り検出方
式に関するものである。
バ伝送方式、光データリンク等の２値伝送系において、
特別な符号則のもとで符号化された伝送符号を用いて情
報伝送を行う系の誤り監視を行うだめの符号誤り検出方
式に関するものである。
光フアイバ伝送方式、元データリンク等の２値伝送系で
は、送信側で、送信すべき゛入力の２値ディジタル情報
符号列の各１ビツトに対し、１ビツトの“１″符号を時
間軸上に挿入することにより入力のクロック周波数の２
倍のクロック周波数の伝送符号とし、この伝送符号に対
して相分変換ヲ行い、受信側でその逆の符号変換操作を
行う符号形式が用いられる。以下、この符号形式をＤＭ
Ｉ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｍｏｄｅ Ｉｎｖ
ｅｒｓｉｏｎ ）符号と呼ぶことにする。
は、送信側で、送信すべき゛入力の２値ディジタル情報
符号列の各１ビツトに対し、１ビツトの“１″符号を時
間軸上に挿入することにより入力のクロック周波数の２
倍のクロック周波数の伝送符号とし、この伝送符号に対
して相分変換ヲ行い、受信側でその逆の符号変換操作を
行う符号形式が用いられる。以下、この符号形式をＤＭ
Ｉ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｍｏｄｅ Ｉｎｖ
ｅｒｓｉｏｎ ）符号と呼ぶことにする。
第１図はＤＭＩ符号変換回路の一例であり、］は情報符
号入力端子、２は１“符号挿入回路、３は排他的論理和
回路、４は′Ｉ゛。／２遅延回路、５は出力端子である
。以下、この動作原理を第２図のタイムチャートにより
説明する。
号入力端子、２は１“符号挿入回路、３は排他的論理和
回路、４は′Ｉ゛。／２遅延回路、５は出力端子である
。以下、この動作原理を第２図のタイムチャートにより
説明する。
入力端子１からタイムスロットＴ。、クロック周波数ｆ
。を有する２値ディジタル情報符号列Ｉｎ（第２図ｇ）
が入力され、”１７符号挿入回路２により“１″符号が
挿入される。この符号列Ｓｎ・（第２図ｂ）は、次式で
与えられる。
。を有する２値ディジタル情報符号列Ｉｎ（第２図ｇ）
が入力され、”１７符号挿入回路２により“１″符号が
挿入される。この符号列Ｓｎ・（第２図ｂ）は、次式で
与えられる。
ｎ’＝＝２ｎ・−１のとき ３ｚ＝Ｉ（１）ｎ
ｎ ｎ’ ＝ ２ ｎのとき Ｓｎ／ ： １
＋；２）この符号列Ｓ ｔに対し、出力端子５から遅
延回路４によりＴｏ／２ビット遅延させた信号と排他的
論理和回路３で排他的論理和を取ることにより、出力符
号列（第２図Ｃ）を得る。この時、出力信号Ｘｎｌは Ｘ、、ｔ＝ Ｘ１１／−１ｒ■５ｎｌ（３）で与えられ
る。ここで「■」は排他的論理和である。この３と４の
回路で構成される系が相分変換回路である。
ｎ ｎ’ ＝ ２ ｎのとき Ｓｎ／ ： １
＋；２）この符号列Ｓ ｔに対し、出力端子５から遅
延回路４によりＴｏ／２ビット遅延させた信号と排他的
論理和回路３で排他的論理和を取ることにより、出力符
号列（第２図Ｃ）を得る。この時、出力信号Ｘｎｌは Ｘ、、ｔ＝ Ｘ１１／−１ｒ■５ｎｌ（３）で与えられ
る。ここで「■」は排他的論理和である。この３と４の
回路で構成される系が相分変換回路である。
この符号列あるいは同様の符号則で得られるＤＭＩ符号
では、符号変換された符号列のクロック周波数は２ｆｏ
で１ビツトの遅延時間はＴ。／２である。
では、符号変換された符号列のクロック周波数は２ｆｏ
で１ビツトの遅延時間はＴ。／２である。
第３図に、かへるＤＭＩ符号に対する従来の符号誤り検
出回路の基本ブロック図を示す。第３図において、６は
Ｉ）ＭＩ符号入力端子、７はＴ。／２遅延回路、８は排
他的論理和回路、９は２ｆｏクロツク入力端子、１０は
１／２分周回路、１１と１２はＤタイプフリップフロッ
プ、１３はクロック位相検出回路、１４は監視信号選択
用スイッチ、１５は出力端子である。第４図は第３図の
動作を説明するためのタイムチャートであり、これにも
とづいて第３図の動作原理な説明する。
出回路の基本ブロック図を示す。第３図において、６は
Ｉ）ＭＩ符号入力端子、７はＴ。／２遅延回路、８は排
他的論理和回路、９は２ｆｏクロツク入力端子、１０は
１／２分周回路、１１と１２はＤタイプフリップフロッ
プ、１３はクロック位相検出回路、１４は監視信号選択
用スイッチ、１５は出力端子である。第４図は第３図の
動作を説明するためのタイムチャートであり、これにも
とづいて第３図の動作原理な説明する。
入力端子６からのＤＭＩ符号列Ｘｎ１（第４図ｄ）は、
遅延回路７で′ｒｏ／２遅延され、排他的論理和回路８
で排他的論理和な取り、差分変換される。
遅延回路７で′ｒｏ／２遅延され、排他的論理和回路８
で排他的論理和な取り、差分変換される。
即ち、
Ｘｎ’ （Ｅ’ Ｘｎ’−ｔ ’＝ Ｓｎ’
（４）より、排他的論理和回路８の、
出力信号列（第４図ｅ）は第１図で和分変換される前の
信号（第２図ｂ）に一致し、元情報信号Ｉｎと挿入した
″１″符号が交互に並んでいる。一方、受信側で抽出し
たクロック入力端子９からのクロック信号２ｆｏ（第４
図ｆ）は１／２分周回路１０で分周され、互いに逆位相
を有する周波数ｆ。０２組のクロック信号（第４図ｇと
ｈ）が得られる。このクロックを用（・、Ｄタイプフリ
ップフロップ１１．１２により差分変換後の出力（第４
図ｅ）から元情報符号（第４図１）とオール″′１″符
号（第４図ｊ）を再生する。ここで、Ｄタイプフリップ
フロップ１１と１２は、クロックの立上り時に動作する
と仮定している。オール°°１”符号（第４図Ｊ）は、
伝送路等で符号誤りが発生すると、その時のみ１１０１
１となるので、これを検出して、符号誤りを監視するこ
とができる。ところが、１／２分周回路１０は初期値に
より、その出力信号クロックが逆位相となることがある
。このため、第３図に示すように、１１と１２の７リツ
プフロツプの出力をクロック位相検出回路１３で検出し
、出力端子１５に情報符号列（第４図ｉ）ではなく、挿
入した”１”符号（第４図」）が出力されるようスイッ
チ１４を切換える必要がある。
（４）より、排他的論理和回路８の、
出力信号列（第４図ｅ）は第１図で和分変換される前の
信号（第２図ｂ）に一致し、元情報信号Ｉｎと挿入した
″１″符号が交互に並んでいる。一方、受信側で抽出し
たクロック入力端子９からのクロック信号２ｆｏ（第４
図ｆ）は１／２分周回路１０で分周され、互いに逆位相
を有する周波数ｆ。０２組のクロック信号（第４図ｇと
ｈ）が得られる。このクロックを用（・、Ｄタイプフリ
ップフロップ１１．１２により差分変換後の出力（第４
図ｅ）から元情報符号（第４図１）とオール″′１″符
号（第４図ｊ）を再生する。ここで、Ｄタイプフリップ
フロップ１１と１２は、クロックの立上り時に動作する
と仮定している。オール°°１”符号（第４図Ｊ）は、
伝送路等で符号誤りが発生すると、その時のみ１１０１
１となるので、これを検出して、符号誤りを監視するこ
とができる。ところが、１／２分周回路１０は初期値に
より、その出力信号クロックが逆位相となることがある
。このため、第３図に示すように、１１と１２の７リツ
プフロツプの出力をクロック位相検出回路１３で検出し
、出力端子１５に情報符号列（第４図ｉ）ではなく、挿
入した”１”符号（第４図」）が出力されるようスイッ
チ１４を切換える必要がある。
このように、従来のＤＭＩ符号の符号誤り検出回路では
、ｆｏのクロックの位相不確定性が存在するため、クロ
ックの位相検出回路と信号列切換用スイッチ等、大規模
な同期用回路を必要とする欠点を有している。
、ｆｏのクロックの位相不確定性が存在するため、クロ
ックの位相検出回路と信号列切換用スイッチ等、大規模
な同期用回路を必要とする欠点を有している。
本発明の目的は、大規模な同期用回路を必要とすること
な（、簡単な回路構成で符号誤り検出率の高い誤り検出
回路を提供することにある。
な（、簡単な回路構成で符号誤り検出率の高い誤り検出
回路を提供することにある。
本発明は、受信したＤＭＩ符号とこの受信符号を１ビツ
ト遅延した符号との排他的論理相変換を行った後、その
出力符号と該出力符号を１ビツト遅延した符号との論理
和を行うことにより、送信側の符号変換回路および伝送
路の符号誤りに対応した信号を得ることを特徴とするも
のである。
ト遅延した符号との排他的論理相変換を行った後、その
出力符号と該出力符号を１ビツト遅延した符号との論理
和を行うことにより、送信側の符号変換回路および伝送
路の符号誤りに対応した信号を得ることを特徴とするも
のである。
第５図は本発明の一実施例の構成図で、１６はＤＭｌ符
号入力端子、１７は’Ｉ’。、／ ２遅延回路、１８は
排他的論理和回路、１９はＴＯ／２遅延回路、加は論理
和回路、２１は出力端子である。第６図は、この誤り検
出回路の動作を説明するためのタイムチャートである。
号入力端子、１７は’Ｉ’。、／ ２遅延回路、１８は
排他的論理和回路、１９はＴＯ／２遅延回路、加は論理
和回路、２１は出力端子である。第６図は、この誤り検
出回路の動作を説明するためのタイムチャートである。
今、入力端子１６に導かれた受信ＩＩＶＩ符号（第６図
ｋ）をへとＹｎを用いて示す。この信号と遅延回路１７
で１゛。／２遅延された信号（第６図１）は排他的論理
和回路】８で排他的論理和がとられ、差分変換される。
ｋ）をへとＹｎを用いて示す。この信号と遅延回路１７
で１゛。／２遅延された信号（第６図１）は排他的論理
和回路】８で排他的論理和がとられ、差分変換される。
この差分変換された符号列（第６図ｍ）を１゜とＭ、で
表わす。この時、 となり、伝送路で誤りがなければ、ＤＭＩ符号則からＸ
ｎ−ｆ−＋ ＝ １のときＹ、：Ｏ，又はＸｎ＋に〇の
とき鳳＝１となり、Ｍｎは常に１″′である。この信号
を遅延回路１９でＴ。／２遅延させ（第６図ｎ）、論理
相回路加で論理和を取る。この論理和回路加の出力（第
６図０）を４とＦｎで表わすと、となる。こ〜で、「＋
」は論理和である。この出力を出力端子２１へ導（ので
あるが、該符号は誤りがなければＭｎ二１で、（６）式
よりＥｎｌＦｎとも常ぐ１”となる。
表わす。この時、 となり、伝送路で誤りがなければ、ＤＭＩ符号則からＸ
ｎ−ｆ−＋ ＝ １のときＹ、：Ｏ，又はＸｎ＋に〇の
とき鳳＝１となり、Ｍｎは常に１″′である。この信号
を遅延回路１９でＴ。／２遅延させ（第６図ｎ）、論理
相回路加で論理和を取る。この論理和回路加の出力（第
６図０）を４とＦｎで表わすと、となる。こ〜で、「＋
」は論理和である。この出力を出力端子２１へ導（ので
あるが、該符号は誤りがなければＭｎ二１で、（６）式
よりＥｎｌＦｎとも常ぐ１”となる。
出力端子２１の符号がＮ ＯＩ＋になるのは、Ｅｏある
いはド□が” ０ ”になる時である。（５）、（６）
式より、島−（Ｘ１１■Ｙｎ）＋（Ｘｏ■Ｙｎ−１）１
・゛。−（Ｘｎ■Ｙｌ ） ４ （Ｘｎ＋１ ｉＹｎ、
）となる。ここで、論理演算を行うと、”Ｉ、とＦｎ
は次式となる。
いはド□が” ０ ”になる時である。（５）、（６）
式より、島−（Ｘ１１■Ｙｎ）＋（Ｘｏ■Ｙｎ−１）１
・゛。−（Ｘｎ■Ｙｌ ） ４ （Ｘｎ＋１ ｉＹｎ、
）となる。ここで、論理演算を行うと、”Ｉ、とＦｎ
は次式となる。
両式の前後の項は論理項となるので、Ｅｎが０“′にな
るのは、・ＹＨ−ｓ ＝ Ｘｎ ＝ Ｙｎ ＝ ｏ、又
はＹｎ−１：ｘｎ−Ｙｎ＝１の時であるっ一方、ｌ；’
ｎ７！ｌげｏｌｌになるのは、Ｘｎ” ”ｎ ”” Ｘ
ｎ＋ｉ −０、又はＸｎ ＝ ”ｒｌ ＝ Ｘｎ−１−
１＝ ’の時である。この結果、入力端子１６のＩＪＭ
Ｉ符号の符号列ｘｎｓＹｎが３ビツト続いて”０”ある
いは１”の時に、出力端子２１に″０″ｆＪ′−川力さ
れることになる。
るのは、・ＹＨ−ｓ ＝ Ｘｎ ＝ Ｙｎ ＝ ｏ、又
はＹｎ−１：ｘｎ−Ｙｎ＝１の時であるっ一方、ｌ；’
ｎ７！ｌげｏｌｌになるのは、Ｘｎ” ”ｎ ”” Ｘ
ｎ＋ｉ −０、又はＸｎ ＝ ”ｒｌ ＝ Ｘｎ−１−
１＝ ’の時である。この結果、入力端子１６のＩＪＭ
Ｉ符号の符号列ｘｎｓＹｎが３ビツト続いて”０”ある
いは１”の時に、出力端子２１に″０″ｆＪ′−川力さ
れることになる。
今、仮にランダム誤りを仮定し、ｘｏが誤ったと仮定す
る。この誤りが検出できるのは、Ｘｎの前後それぞれ２
ビツト、合計５ビツトにおいて、３ピツト連続の１゛又
は０”が発生する時である。この時のＤＭＩ符号則によ
る正規のバタン（正規パタンはＤＭＩ符号則により、Ｙ
ｎ−１とＸｎ又はＹｎとＸｎ＋。
る。この誤りが検出できるのは、Ｘｎの前後それぞれ２
ビツト、合計５ビツトにおいて、３ピツト連続の１゛又
は０”が発生する時である。この時のＤＭＩ符号則によ
る正規のバタン（正規パタンはＤＭＩ符号則により、Ｙ
ｎ−１とＸｎ又はＹｎとＸｎ＋。
は符号が反転する）、誤りパタンならびに検出の不可を
示したのが第７図である。この結果、誤り検出率は３／
４となる。Ｙｎが誤った時も、同様の検出率となる。
示したのが第７図である。この結果、誤り検出率は３／
４となる。Ｙｎが誤った時も、同様の検出率となる。
以上説明したように、Ｉ）ＭＩ符号を用いた伝送系にお
いて、受信側で伝送路ならびに符号変換部で生じた符号
誤りを検出するのに、本発明を適用することにより誤り
検出率な高く保ち、かつ、従来のようにクロック位相を
検出して同期を取る複雑な回路が不要であるため回路規
模の大幅な削減を実現でき、経済化・高信頼化を図るこ
とができる。
いて、受信側で伝送路ならびに符号変換部で生じた符号
誤りを検出するのに、本発明を適用することにより誤り
検出率な高く保ち、かつ、従来のようにクロック位相を
検出して同期を取る複雑な回路が不要であるため回路規
模の大幅な削減を実現でき、経済化・高信頼化を図るこ
とができる。
第１図はＤＭＩ符号変換回路の一例を示す図、第２図は
第１図の動作）ｊＸ埋説明のためのタイミング図、第３
図は従来のＤｉＶＩＩ符号の誤り検出回路の基本ブロッ
ク図、第４図は第３図の動作ＪｊＪｔ、埋説明のための
タイミング図、第５図は本発明にょる符号誤り検出回路
の一実施例の奉本ブロック図、第６図は第５図の動作原
理を説明、するためのタイミング図、第７図は本発明に
よる誤り検出率算出のための５ビットバタン列を示す図
である。 １６−−− Ｄ ＩＶＩＩ符号入力端子、１７ ・Ｔｏ
／ ２遅延回路、１８・・・排他的論理和回路、」９・
・・”０／２遅延回路、加・・・論理和回路、２１・・
・出力端子。 第４図 Ｊ ７−一一一一一一一一一一一一一一一一一第６図 Ｈ万← ｏ Ｅ？＋−１丁５−ｌ Ｅｎ Ｆｎ
Ｅ＋１１ 丁’−ｐａｌ Ｅｎ＋２ 几、。 ○
第１図の動作）ｊＸ埋説明のためのタイミング図、第３
図は従来のＤｉＶＩＩ符号の誤り検出回路の基本ブロッ
ク図、第４図は第３図の動作ＪｊＪｔ、埋説明のための
タイミング図、第５図は本発明にょる符号誤り検出回路
の一実施例の奉本ブロック図、第６図は第５図の動作原
理を説明、するためのタイミング図、第７図は本発明に
よる誤り検出率算出のための５ビットバタン列を示す図
である。 １６−−− Ｄ ＩＶＩＩ符号入力端子、１７ ・Ｔｏ
／ ２遅延回路、１８・・・排他的論理和回路、」９・
・・”０／２遅延回路、加・・・論理和回路、２１・・
・出力端子。 第４図 Ｊ ７−一一一一一一一一一一一一一一一一一第６図 Ｈ万← ｏ Ｅ？＋−１丁５−ｌ Ｅｎ Ｆｎ
Ｅ＋１１ 丁’−ｐａｌ Ｅｎ＋２ 几、。 ○
Claims (1)
- （１）送信側で、送信すべき入力の２値ディジタル情報
符号列の各１ピツ）Ｋ対し、１ビツトの°゛１″１″符
号することにより人力のクロック周波数の２倍のクロッ
ク周波数の伝送符号とし、この伝送符号に対して相分変
換を行ない、受信側でその逆の符号変換操作を行なう符
号伝送系において、受信側で、受信符号とこの受信符号
を１ビツト遅延した符号の排他的論理和を行い、該排他
的論理相出力符号と該符号を１ビツト遅延した符号との
論理和を取ることにより、符号誤りに対応した信号を得
ることを特徴とする符号誤り検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3807583A JPS59163938A (ja) | 1983-03-08 | 1983-03-08 | 符号誤り検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3807583A JPS59163938A (ja) | 1983-03-08 | 1983-03-08 | 符号誤り検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59163938A true JPS59163938A (ja) | 1984-09-17 |
Family
ID=12515363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3807583A Pending JPS59163938A (ja) | 1983-03-08 | 1983-03-08 | 符号誤り検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163938A (ja) |
-
1983
- 1983-03-08 JP JP3807583A patent/JPS59163938A/ja active Pending
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