SU1381715A1

SU1381715A1 - Дельта-кодер

Info

Publication number: SU1381715A1
Application number: SU864101636A
Authority: SU
Inventors: Владимир Борисович Журавлев; Константин Сергеевич Комаров; Глеб Николаевич Котович; Игорь Михайлович Малашонок
Original assignee: Рижский политехнический институт им.А.Я.Пельше
Priority date: 1986-06-10
Filing date: 1986-06-10
Publication date: 1988-03-15

Abstract

Изобретение относитс к автоматике и технике св зи. Его использование в системах передачи информации обеспечивает повьппение помехозащищенности . Дельта-кодер содержит компаратор 1, триггер 2, регистр 3 сдвига, элемент ИЛИ 5, элементы И 6-8, счетчик 11,блок 12 посто нной пам ти, буферные регистры 13, 14, арифметико-логический блок 15, цифро- аналоговый преобразователь 18,дешифратор 19 и блок 20 мультиплексоров. Введение ре гистра-4 сдвига, мультиплексора 9, блока 10 синхронизации, арифметико-логического блока 16 и делител 17 обеспечивает сведение к нулю воздействи случайных помех и сбоев на работу дельта-кодера. 2 ил.

Description

(Л

со

00

ел

Изобретение относитс к автоматике и технике св зи и может быть использовано в системах передачи информации .

Цель изобретени - повьт1ение помехозащищенности .

На фиг. 1 представлена функциональна схема дельта-кодера; на фиг. 2 - изображены временные диаг- раммы сигналов на выходах блока синхронизации .

Дельта-кодер содержит компаратор 1, триггер 2, первый и второй регистры 3 и 4 сдвига, элемент ИЛИ 5,пер- вый,второй и третий элементы И 6,7 и 8, мультиплексор 9, бдок 10 синхронизации , счетчик 11, блок 12 посто нной пам ти, первый и второй буферные регистры 13 и 14, первый и второй арифметико-логические блоки 15 и 16, делитель 17, цифроаналого- вый преобразователь (ЦАП) 18, дешифратор 19, блок 20 мультиплексоров, вход 21 и выход 22.

Дельта-кодер работает следующим образом.

В результате сравнени входного сигнала U(t) с сигналом аппроксимации и (t) с выхода ЦАП 18 на вы- ходе компаратора 1 образуетс двоичный сигнал, который с приходом очередных тактовых импульсов частотой f с первого выхода блока 10 синхронизации (фиг. 2с) записываетс в триггер 2 и регистр 3 сдвига, последовательно продвигаетс по разр дам данных блоков и анализируетс на наличие пачек однотипных символов при помощи элементов И 6 и 7 и эле- мента ИЛИ 5. В случае, когда сигнал Y(t) на выходе триггера 2 содержит пачки однотипных символов, на выходе элемента ИЛИ 5 по вл ютс единичные импульсы.

Сигнал с выхода элемента ИЛИ 5 с приходом импульсов тактовой последовательности записываетс в регистр 4 сдвига и по аналогии с сигналом в регистре 3 сдвига последова- тельно смещаетс на один разр д с приходом каждого импульса с первого выхода блока 10 синхронизации.

Таким образом, во втором регистре 4 сдвига в любой момент времени на- ходитс фрагмент цифрового сигнала Y(t), полученного из выходного сигнала Y(t) кодера и отображающего nJipTHocTb однотипных символов в пачках сигнала Y(t) на интервале времени tp, cooтвeтcтвyюп eм длине (разр дности) второго регистра 4 сдвига. Если разр дность регистра 4 сдвига равна 1, то длительность данного интервала ut„ определ етс как dty 1 -Т(., где Тс

период импульсной последовательности стробирующЕЙ кодер.

Записанный в регистр 4 сдвига фрагмент цифрового сигнала Y(t) в каждом такте стробирующей последовательности анализируетс при помощи мультиплексора 9 и счетчика 11. Анализ происходит следующим образом. В промежутках между импульсами сигнала тактовой частоты f на управл ющие входы мультиплексора 9 пос тупагот быстроизмен ющиес неповтор ющиес комбинации сигналов с третьих выходов блока 10 синхронизации (фиг. 2в). Каждой комбинацией сииво- лов на управл ющих входах мультиплексора 9 один из его информационных входов проключаетс на выход. Таким образом, за один такт стробирующей последовательности f, все выходы регистра 4 сдвига поочередно подключаютс через мультиплексор 9 и трети элемент И 8,на второй вход которого короткий единичный импульс поступает в момент опроса каждого разр да регистра 4 (фиг, 2г), на счетный вход счетчика 11.На счетчик 11 в течение каждого такта стробирутощей последовательности поступает столько единичных импульсов, сколько единичных символов записано в регистре 4 сдвига,Так как число единичных символов в любой момент времени пропорционально плотности цифрового сигнала Y(t) на анализируемом интервале fltq, то двоичное число на выходе счетчика 11 в конце каждого интервала Тр 1/f также пропорциональн

числу однотипных симводов в пачках цифрового ДМ-сигнала Y(t) на интервале tg. Следовательно данное число может быть использовано дл установки оптимального шага квантовани , с которым следует обрабатывать текущий фрагмент входного сигнала.

С каждым тактом стробирующей последовательности ff число с выхода счетчика 11 переписываетс в первый буферный регистр 13 и поступает на

управл ющие входы блока 20 мультн- плексорпв, проключа соответствующий шаг квантовани (в виде двоичного числа) из блока 12 посто нной пам ти на первую группу входов первого арифметико-логического блока 15. Счетчик 11 в этот момент устанавливаетс в исходное состо ние импул, сом по установочному входу (фиг. 26)

Лмпульсные последовательности на первом и втором выходах блока 10 синхронизации отличаютс одна от другой небольшим фазовым сдвигом,что необходимо дл согласованной работы регистрового оборудовани (триггер 2 регистры 3 и Д сдвига) и блоков, анализирующих текущий фрагмент цифрового сигнала (счетчик 11, первый буферный регистр 13). Короткие импульсы на четвертом выходе блока 10 поступают в течение опроса каждого разр да регистра 4 сдвига, что необходимо дл нормальной работы счетчика 11 в случае, когда в регистре 4 сдвига записаны единичные импульсы в соседних разр дах.

Восстачовление аппроксимирующего сигнала U(t) в дельта-кодере осуществл етс при помощи первого и второго арифметико-логического блоков 15 и 16, второго буферного регистра 14, делител 17, дешифратора 19 и цифроаналогового преобразовател 18, Первый арифметико-логический блок 15 в каждом такте работы осуществл ет основную операцию по формированию аппроксимирующего сигнала, сложение или вычитание двоичного числа, отображающего шаг квантовани , с двоичным числом, полученным в результате аналогичной операции в предыдущем такте, хран щимс во втором буферном регистре 14 и отоб.ражающим фактически аппроксимирующий сигнал U (t). При помощи второго арифметико-логи ческого блока 16 осуществл етс дополнительна операим с числом, отображающим сигнал U(t). Сущность данной операции сводитс к уменьшению (по абсолютному значению) двоичного числа на выходе первого арифметико-логического блока 15 на некоторую сравнительно небольшую величину , котора определ етс числом, хран щимс во втором буферном регистре 14.Данна операци выполн етс при помощи второго арифметико- логического блока 16, на вторую

0

5

0

5

0

5

0

5

группу входов которого заводитс небольша часть числа, хран щегос во втором буферном регистре 14, полученна при помощи делител 17. Управление вторым арифметико-логическим блоком 16 осуществл етс при помощи дешифратора 19, который анализирует двоичное число, записанное во второй буферный регистр 14, ив зависимости от знака аппроксимирующего сигнала U(t), отображенного данным числом, выдает на своем выходе 1 или О. В случае, когда U(t)7 О, потенциал на выходе дешифратора 19 соответствует О, в результате чего второй арифметико-логический блок 16 производит операцию вычитани . В случае, когда U(t) г О,второй арифметико-логический блок 16 производит операцию сложени .

Второй арифметико-логический блок 16, дешифратор 19 и делитель 17 образуют дополнительную петлю отрицательной обратной св зи, оказывающую стабилизирующее вли ние на работу дельта-кодера. Если выбрать коэффициент делени делител 17 достаточно большим (таким,чтобы на вторую группу входов второго арифметико-логического блока 16 поступала очень мала часть числа, хран щегос во втором буферном регистре 14), то введение блоков 16 и 17 не окажет существенного вли ни на качество восстанавливаемого сигнала U (t) в силу его детерминированности. Однако при этом значительно повыситс помехозащищенность устройства, так как результаты воздействи на блок восстановлени аппроксимирующего сигнала случайных (недерминированных) помех и сбоев будут постепенно сводитьс к нулю по цепочке: второй арифметико-логический блок 16 - второй буферный регистр 14 --делитель 17,а не накапливатьс во втором буферном регистре 15.

Таким образом, значительно повышаетс помехоустойчивость дельта-ко- дера,

В предлагаемом дельта-кодере по сравнению с протипом отсутствуют цепи формировани интервала анализа цифрового сигнала Y(t), так как эквивалентный интервал анализа задаетс аппаратурно , при помощи регистра 4 сдвига. При этом автоматически отпадает необходимость в дополнительной синхронизации интервалов анализа и исключаетс возможность сбоев в работе канала передачи из-за рассин- хронизации кодера и декодера при вы- соком уровне шумов в канале.

Claims

Формула изобретени Дельта-кодер,, содержащий компаратор , перйый вход которого вл етс входом дельта-кодера,выход компаратора соединен с информационным входом триггера, выход которого подключен к информационному входу первого регистра сдвига, управл ющему входу первого арифметико-логического блока и вл етс выходом дельта-кодера, пр мые и инверсные выходы разр дов первого регистра сдвига подключены к входам соответственно первого и второго элементов И, выходы которых соединены с входами элемента ИЛИ, третий элемент И, счетчик, первый буферный регистр, дешифратор,блок посто нной пам ти, выходы которого подключены к информационным входам блока мультиплексоров, выходы которого подключены к первым информационным входам первого арифметико-логического блока, второй буферный регистр, выходы которого подключены к вторым информационным входам первого арифметико-логического блока и входам цифроаналогового преобразовател , выход которого соединен с вто

рым входом компаратора,входы синхронизации триггера и первого регистра сдвига объединены, отличаю- щ и и с тем,что,с целью повьшени помехозащищенности, в дельта-кодер

0 5 О

5

введены мультиплексор, делитель, второй арифметико-логический блок, второй регистр сдвига и блок синхро- низа1Ц1И, первый выход которого подключен к объединенным входам синхронизации триггера и первого регистра сдвига и входу синхронизации второго регистра сдвига, выход элемента ИЛИ соединен с информационным входом второго регистра сдвига, выходы которого подключены к информационным входам мультиплексора, выход которого соединен с первым входом третьего элемента И, второй выход блока синхронизации подключен к установочному входу счетчика и стробирующим входам буферных регистров и делител , информационные входы которого объединены с входами дешифратора и подключены к выходам второго буферного регистра, третьи выходы блока синхронизации подключены к управл ющим входам мультиплексора, четвертый выход блока синхронизации соединен с вторым входом третьего элемента И,выход которо го подключен к счетному входу счетчика, выходы которого соединены с информационными входами первого буферного регистра, выходы которого подключены к управл ющим входам блока мультиплексоров, выходы первого арифметико-логического блока,выходы делител и выход дешифратора подключены соответственно к первым и вторым информационным и управл ющему входам второго арифметико-логического блока, выходы которого соединены с информационными входами второго буферного регистра.

A

.t

фиг 2