JPS6156520A - コ−ド変換回路 - Google Patents
コ−ド変換回路Info
- Publication number
- JPS6156520A JPS6156520A JP17793984A JP17793984A JPS6156520A JP S6156520 A JPS6156520 A JP S6156520A JP 17793984 A JP17793984 A JP 17793984A JP 17793984 A JP17793984 A JP 17793984A JP S6156520 A JPS6156520 A JP S6156520A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- code
- highest bit
- output
- serial data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はオフセットバイナリコード３．＠ｚ’ｓコンブ
リメントコードに変換するコード変換回路に関するもの
である。
リメントコードに変換するコード変換回路に関するもの
である。
数値データのコード変換は、そのデータの演算を行うマ
イクロプロセッサで行うのが一般的である。
イクロプロセッサで行うのが一般的である。
しかし、プログラマブルでない演算素子を使用して演算
を行う場合は、入力するデータのコードが固定されてし
まりという欠点がある。
を行う場合は、入力するデータのコードが固定されてし
まりという欠点がある。
本発明の目的は、オフセットバイナリコードで表現され
ているシリアルデータｔ−２’ｓコンブリメントコード
に変換するコード変換回路全提供する事にある。
ているシリアルデータｔ−２’ｓコンブリメントコード
に変換するコード変換回路全提供する事にある。
本発明のコード変換回路は、オフセットバイナリ−コー
ドのシリアルデータの最上位ビットから次位のビットへ
の変化時点を検出する手段と、前記検出手段の出力にエ
フ制御され、前記最上位ビ、トを反転し、残りのビット
をそのまま出力して２’Ｓコンブリメントコードを得る
論理手段とを有することを特徴とする。
ドのシリアルデータの最上位ビットから次位のビットへ
の変化時点を検出する手段と、前記検出手段の出力にエ
フ制御され、前記最上位ビ、トを反転し、残りのビット
をそのまま出力して２’Ｓコンブリメントコードを得る
論理手段とを有することを特徴とする。
オ７セ、トパイナリコードｔ−２′Ｓ コンブリメント
コードに変換するに鉱、最上位ビットを反転すればよい
。本発明では、カウンタ回路で最上位ビラトラ検出し、
インバータ回路で最上位ビットを反転して、２′Ｓ
コンブリメントコードを得る。
コードに変換するに鉱、最上位ビットを反転すればよい
。本発明では、カウンタ回路で最上位ビラトラ検出し、
インバータ回路で最上位ビットを反転して、２′Ｓ
コンブリメントコードを得る。
本発明の実施例について図面を参照して説明する。
第１図は本発明による８ビツトのオフセットバイナリコ
ードの７リアルデータｔ ２’Ｓ コンブリメントコ
ードに変換するコード変換回路金示し。
ードの７リアルデータｔ ２’Ｓ コンブリメントコ
ードに変換するコード変換回路金示し。
第２図はそのタイミングチャートである。
２１はオフセットバイナリコードで表現されているシリ
アルデータであり、２３はシリアルデータの取り込み用
のクロ、りである。クロ、り２３によりカウンタ回路１
が最上位ビットから次位のビットへの変化時点を検出し
て、信号２４がローレベルからハイレベルへ変化する。
アルデータであり、２３はシリアルデータの取り込み用
のクロ、りである。クロ、り２３によりカウンタ回路１
が最上位ビットから次位のビットへの変化時点を検出し
て、信号２４がローレベルからハイレベルへ変化する。
信号２４はＤフリ、プ７０．プ回路２に入力され、信号
２４０レベル変化によ〕、パワファゲート回路４の出力
上制御する制御信号２５，２６がＤフリ、グフロ、プ回
路２から出力する。バッファゲート回路４の出力は３ス
テートであり、制御信号２５．２６がローレベルの場合
は、入力信号がその″１１出力し、ハイレベルの場合に
ハイインピーダンスとなる。この様にして出力が制御さ
れるので、ｉ上位ビ、トはインバータ回路３に１って反
転され、残〕のビットはそのまま゛出力されて、２′Ｓ
コンブリメントコードで表現されるシリアルデータと
なる。
２４０レベル変化によ〕、パワファゲート回路４の出力
上制御する制御信号２５，２６がＤフリ、グフロ、プ回
路２から出力する。バッファゲート回路４の出力は３ス
テートであり、制御信号２５．２６がローレベルの場合
は、入力信号がその″１１出力し、ハイレベルの場合に
ハイインピーダンスとなる。この様にして出力が制御さ
れるので、ｉ上位ビ、トはインバータ回路３に１って反
転され、残〕のビットはそのまま゛出力されて、２′Ｓ
コンブリメントコードで表現されるシリアルデータと
なる。
なお、カウンタ回路１において、ＣＬＫはりａツク入力
端子、Ｑは出力端子、Ｄ７！７ｙグア０゜プ回路２にお
いて、ＤはＤ入力端子、ＣＬＫはクロ、り入力端子＋１
Ｑ、 Ｑ［それぞれ正、負の出力端子である。
端子、Ｑは出力端子、Ｄ７！７ｙグア０゜プ回路２にお
いて、ＤはＤ入力端子、ＣＬＫはクロ、り入力端子＋１
Ｑ、 Ｑ［それぞれ正、負の出力端子である。
以上説明したように本発明によるコード変換回路を用い
る事に１９１間率な回路構底でオ７セ。
る事に１９１間率な回路構底でオ７セ。
トバイナリコードのシリアルデータｔ−２’ｓ：ｒング
リメントコードのシリアルデータに変換する事ができる
。
リメントコードのシリアルデータに変換する事ができる
。
第１図は本発明によるコード変換回路の一実施例を示す
ブロック図、第２図は第１図の回路の動作を示すタイミ
ングチャートである。 １・・・・・・カウンタ回路、２・・・・・・Ｄフリラ
グフロ２プ回路、３・・・・・・インバータ回路、４・
・・・・・ノくラフアゲート回路。 代理人 弁理士 内 原 晋、〕１．“′（・・
・−パ ・、さ− 第 ！ 図 第 ２ 図
ブロック図、第２図は第１図の回路の動作を示すタイミ
ングチャートである。 １・・・・・・カウンタ回路、２・・・・・・Ｄフリラ
グフロ２プ回路、３・・・・・・インバータ回路、４・
・・・・・ノくラフアゲート回路。 代理人 弁理士 内 原 晋、〕１．“′（・・
・−パ ・、さ− 第 ！ 図 第 ２ 図
Claims (1)
- オフセットバイナリーコードのシリアルデータの最上位
ビットから次位のビットへの変化時点を検出する手段と
、前記検出手段の出力により制御され、前記最上位ビッ
トを反転し、残りのビットをそのまま出力して２′Ｓコ
ンプリメントコードを得る論理手段とを有することを特
徴とするコード変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17793984A JPS6156520A (ja) | 1984-08-27 | 1984-08-27 | コ−ド変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17793984A JPS6156520A (ja) | 1984-08-27 | 1984-08-27 | コ−ド変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6156520A true JPS6156520A (ja) | 1986-03-22 |
Family
ID=16039709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17793984A Pending JPS6156520A (ja) | 1984-08-27 | 1984-08-27 | コ−ド変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156520A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244925A (ja) * | 1987-03-30 | 1988-10-12 | Toshiba Corp | デイジタルフイルタ |
| EP0582311A2 (en) * | 1992-08-06 | 1994-02-09 | Nec Corporation | Parallel-serial data converter |
-
1984
- 1984-08-27 JP JP17793984A patent/JPS6156520A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244925A (ja) * | 1987-03-30 | 1988-10-12 | Toshiba Corp | デイジタルフイルタ |
| EP0582311A2 (en) * | 1992-08-06 | 1994-02-09 | Nec Corporation | Parallel-serial data converter |
| EP0582311A3 (en) * | 1992-08-06 | 1995-03-08 | Nippon Electric Co | Serial / parallel converter. |
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