KR100271629B1

KR100271629B1 - 업/다운카운터

Info

Publication number: KR100271629B1
Application number: KR1019970041367A
Authority: KR
Inventors: 김낙중
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-08-27
Filing date: 1997-08-27
Publication date: 2000-12-01
Also published as: KR19990018240A

Abstract

본 발명은 업카운트와 다운카운트를 동시에 수행하는 업/다운 카운터에 관한 것으로, 종래에는 직렬데이타의 일부 비트를 별개로 인가시켜 카운터를 구성하기 때문에 앞부분의 카운트가 완료되어야 비로소 특정한 일부 비트의 카운트를 시작할 수 있으므로 카운트시간이 많이 지체되는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 클럭단자와 캐리인단자에 클럭신호와 전원전압을 각각 입력받는 8비트 업카운터와 클럭단자에 클럭신호를 반전하여 입력받는 8비트 다운카운터를 직렬 접속하여 각 클리어단자에 리세트신호를 인가하고, 8비트 또는 16비트의 듀얼모드(dual mode)를 가능케 하는 비트셀신호와 8비트 업카운터의 캐리아웃단자에서 출력되는 캐리신호를 오아링하여 8비트 다운카운터의 캐리인단자로 입력하고, 8비트 업카운터가 16비트의 하위비트를 업카운트하여 출력단자를 통해 출력하고, 8비트 다운카운터가 16비트의 상위비트를 다운카운트하여 출력단자를 통해 출력하여 8비트씩 동시에 업/다운 카운트하고, 아울러 상기 비트셀신호의 제어에 따라 16비트를 카운트하도록 함으로써, 병렬적으로 동시에 카운트가 이루어져 카운트에 소요되는 시간을 절약할 수 있는 효과와; 여러종류의 카운트를 동시에 수행하므로 사용되는 카운터의 갯수를 줄일 수 있어 소형화를 꾀할 수 있고, 아울러 레지스터를 보다 효율적으로 사용할 수 있는 효과가 있다.

Description

업/다운 카운터{UP AND DOWN COUNTER}

본 발명은 업카운트와 다운카운트를 동시에 수행하는 업/다운 카운터에 관한 것으로, 특히 한 종류의 카운터를 이용하여 여러종류의 카운트를 동시에 수행하는 멀티 카운터 시스템에 적당하도록 한 업/다운 카운터에 관한 것이다.

일반적으로, 카운터는 디지털 논리를 갖는 거의 모든 시스템에서 사건의 발생횟수를 셈하거나, 디지털시스템을 제어하는 타이밍순차를 발생시키기 위하여 사용되며, 이와같은 종래의 카운터를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 8비트 카운터의 블록구성도로서, 이에 도시한 바와같이 8비트 카운터(RIPCT8)는 두 개의 4비트 카운터(RIPCT4)를 직렬로 접속하여 구성한다.

즉, 4비트 카운터(10)의 캐리아웃단자(CO10)의 출력이 4비트 카운터(20)의 캐리인단자(CI20)의 입력으로 인가되도록 한다.

이때, 상기 4비트 카운터(10),(20)는 비동기적으로 모든 플립플롭(flip-flop)을 '0'으로 리세트(reset)시키는 클리어단자(CLR10),(CLR20)와, 이전 플립플롭에서 캐리아웃이 발생했을 때 '1'로 세트(set)되는 캐리인단자(CI10),(CI20)와, 모든 플리플롭을 시간에 동기하도록 제어하는 클럭단자(CLK10),(CLK20)와, 입력데이터(D[0:3]),(D[4:7])를 각각 입력받아 로드단자(LOAD10),(LOAD20)의 제어신호에 따라 카운트동작을 수행하거나 또는 상기 입력데이터(D[0:3]).(D[4:7])를 전송하여 출력데이터(Q[0:3]),(Q[4:7])를 각각 출력하는 출력단자(Q10),(Q20)와, 상기 캐리인단자(CI10),(CI20)에서 캐리신호가 발생했을 때, '1'로 세트되는 캐리아웃단자(CO10),(CO20)로 구성된다.

그리고, 도2는 상기 4비트카운터(10)의 내부회로도로서, 이에 도시한 바와같이 4개의 플립플롭(1∼4)을 직렬로 접속하여 구성한다.

즉, 플립플롭(1∼3) 캐리아웃단자(CO1∼CO3)의 캐리신호가 다음단 플립플롭(2∼4)의 캐리인단자(CI2∼CI4)의 입력으로 인가되도록 하고, 플립플롭(1∼3)의 출력단자(Q1∼Q3)로부터 출력되는 각각의 출력데이터(Q[0]∼Q[2])가 다음단 플립플롭(2∼4)의 카운트단자(CX2∼CX4)의 입력으로 인가되도록 한다.

이때, 플립플롭(1)의 카운트단자(CX1)는 전원전압(VCC)이 입력되고, 플립플롭(4)의 캐리아웃단자(CO4)에서 출력되는 캐리아웃신호와 출력단자(Q4)에서 출력되는 출력데이터(Q[3])를 앤드게이트(AND1)를 통해 앤드조합하여, 상기 4비트 카운터(10)의 캐리아웃단자(CO10)의 캐리신호로 출력한다.

상기한 바와같이 구성된 종래 8비트카운터의 동작을 설명하면 다음과 같다.

먼저, 4비트 카운터(10),(20)의 로드단자(LOAD10),(LOAD20)에 '1'이 입력될때는 카운트동작을 하지않도록 제어하므로, 입력데이터(D[0:7])가 전송되어 출력단자(Q10),(Q20)를 통해 출력된다.

한편, 4비트 카운터(10)의 로드단자(LOAD10)에 '0'이 입력되고, 캐리인단자(CI10)에 '1'이 입력되면, 클럭단자(CLK)에 입력되는 클럭신호의 상승에지에 동기하여 카운트동작을 수행한다. 그리고, 4비트 카운터(20)의 로드단자(LOAD20)에 '0'이 입력되고, 상기 4비트카운터(20)에서 캐리가 발생하여 캐리아웃단자(CO10)로부터 캐리인단자(CI20)에 '1'이 입력되면, 클럭단자(CLK)에 입력되는 클럭신호의 상승에지에 동기하여 카운트동작을 수행한다.

그러나, 상기한 바와같이 동작되는 종래의 카운터는 직렬(serial)데이타의 일부 비트를 별개로 인가시켜 카운터를 구성하기 때문에 앞부분의 카운트가 완료되어야 비로소 특정한 일부 비트의 카운트를 시작할 수 있으므로 데이타 흐름에 시간이 많이 지체되는 문제점과, 멀티 비트 카운트시 사용되지 않는 레지스터를 낭비하게 되고 별개의 카운터를 다시 사용해야 하는 번거로운 문제점이 있었다. 이러한 문제점은 전체 카운터를 구성하는 내부 카운터들의 비트수 차이가 크고 다수의 카운터를 사용하는 경우 칩 사이즈 측면이나 레지스터 사용의 효율성 면에서 더욱 심각해진다.

본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 상향카운트와 하향카운트를 동시에 병렬적으로 수행함과 아울러 여러종류의 비트를 선택적으로 카운트할 수 있는 업/다운 카운터를 제공하는데 있다.

도1은 종래 8비트 카운터의 블록구성도.

도2는 도1에 있어서, 4비트카운터의 내부회로도.

도3은 본 발명에 의한 16비트 업/다운 카운터의 블록구성도.

도4는 도3에 있어서, 8비트 업카운터의 내부 블록구성도.

도5는 도3에 있어서, 8비트 다운카운터의 내부 블록구성도.

도6은 도5에 있어서, 4비트 다운카운터의 내부 블록구성도.

도7은 도3의 입출력파형도.

***도면의 주요 부분에 대한 부호의 설명***

NRIPCT8:8비트 업카운터 DN_CT8:8비트 다운카운터

INV1:인버터 OR1:오아게이트

BIT_SEL:비트셀신호 CI:캐리인단자

CO:캐리아웃단자

상기한 바와같은 본 발명의 목적은 클럭단자와 캐리인단자에 클럭신호와 전원전압을 각각 입력받는 8비트 업카운터와 클럭단자에 클럭신호를 반전하여 입력받는 8비트 다운카운터를 직렬 접속하여 각 클리어단자에 리세트신호를 인가하고, 8비트 또는 16비트의 듀얼모드(dual mode)를 가능케 하는 비트셀신호와 8비트 업카운터의 캐리아웃단자에서 출력되는 캐리신호를 오아링하여 8비트 다운카운터의 캐리인단자로 입력하고, 8비트 업카운터가 16비트의 하위비트를 업카운트하여 출력단자를 통해 출력하고, 8비트 다운카운터가 16비트의 상위비트를 다운카운트하여 출력단자를 통해 출력하여 8비트씩 동시에 업/다운 카운트하고, 아울러 상기 비트셀신호의 제어에 따라 16비트를 카운트하도록 구성함으로써 달성되는 것으로, 본 발명에 의한 업/다운 카운터를 첨부한 도면을 참조하여 설명하면 다음과 같다.

도3은 본 발명에 의한 16비트 업/다운 카운터의 블록구성도로서, 이에 도시한 바와같이 클럭단자(CLK)와 캐리인단자(CI)에 클럭신호와 전원전압(VCC)을 각각 입력받는 8비트 업카운터(NRIPCT8)와, 클럭단자(CLK)에 클럭신호를 인버터(INV1)를 통해 반전하여 입력받는 8비트 다운카운터(DN_CT8)를 직렬 접속하여 각 클리어단자(CLR)에 리세트신호(RESET)를 인가하고, 8비트 또는 16비트의 듀얼모드(dual mode)를 가능케 하는 비트셀신호(BIT_SEL)와 8비트 업카운터(NRIPCT8)의 캐리아웃단자(CO)에서 출력되는 캐리신호를 오아게이트(OR1)를 통해 오아조합하여 8비트 다운카운터(DN_CT8)의 캐리인단자(CI)로 입력하고, 8비트 업카운터(NRIPCT8)가 16비트의 하위비트를 업카운트하여 출력단자(Q[0:7])를 통해 출력하고, 8비트 다운카운터(DN_CT8)가 16비트의 상위비트를 다운카운트하여 출력단자(Q[0:7])를 통해 출력하여 8비트씩 동시에 업/다운 카운트하고, 아울러 상기 비트셀신호(BIT_SEL)의 제어에 따라 16비트를 카운트하도록 구성된다.

그리고, 도4는 상기 8비트 업카운터(NRIPCT8)의 내부 블록구성도로서, 이에 도시한 바와같이 클럭단자(CLK)에 클럭신호를 입력받아 카운팅하여 출력단자(Q[0:3])를 통해 출력하는 4비트 카운터(RIPCT4-1),(RIPCT4-2)를 직렬 접속하되, 클리어신호를 각 클리어단자(CLR)와 로드단자(LOAD)에 공통 입력시키고, 4비트 카운터(RIPCT4-1)의 캐리아웃단자(CO)에서 출력되는 캐리신호를 4비트 카운터(RIPCT4-2)의 캐리인단자(CI)로 입력시키고, 각 데이터입력단자(D[0:3])는 플로팅되도록 구성한다.

그리고, 도5는 상기 8비트 다운카운터(DN_CT8)의 내부 블록구성도로서, 이에 도시한 바와같이 클럭단자(CLK)에 클럭신호를 입력받아 다운카운팅하여 출력단자(Q[0:3])를 통해 출력하는 4비트 다운카운터(DN_CT4-1),(DN_CT4-2)를 직렬 접속하되, 클리어신호를 각 클리어단자(CLR)와 로드단자(LOAD)에 공통 입력시키고, 4비트 다운카운터(DN_CT4-1)의 캐리아웃단자(CO)에서 출력되는 캐리신호를 4비트 다운카운터(DN_CT4-2)의 캐리인단자(CI)로 입력시키고, 각 데이터입력단자(D[0:3])는 플로팅되도록 구성한다.

그리고, 도6은 상기 4비트 다운카운터(DN_CT4-1),(DN_CT4-2)의 내부 블록구성도로서, 이에 도시한 바와같이 인버터(INV2∼INV5)를 통해 클럭신호를 반전하여 각 클럭단자(CLK)에 입력받는 4개의 플립플롭(11∼14)을 직렬로 접속하여 구성한다.

즉, 플립플롭(11∼13) 캐리아웃단자(CO1∼CO3)의 캐리신호가 다음단 플립플롭(12∼14)의 캐리인단자(CI2∼CI4)의 입력으로 인가되도록 하고, 플립플롭(11∼13)의 출력단자(Q1∼Q3)로부터 출력되는 각각의 출력데이터(Q[0]∼Q[2])를 인버터(INV6∼INV8)를 통해 반전하여 다음단 플립플롭(12∼14)의 카운트단자(CX2∼CX4)의 입력으로 인가되도록 한다. 이때, 플립플롭(11)의 카운트단자(CX1)는 전원전압(VCC)이 입력되고, 플립플롭(14)의 캐리아웃단자(CO4)에서 출력되는 캐리아웃신호와 출력단자(Q4)에서 출력되는 출력데이터(Q[3])를 앤드게이트(AND1)를 통해 앤드조합하여, 상기와 동일하게 구성된 4비트 다운카운터(DN_CT4-2)의 캐리인단자(CI)로 출력한다. 이하, 상기한 바와같이 구성된 본 발명에 의한 업/다운 카운터의 동작을 도7의 동작파형도를 참조하여 설명한다.

먼저, 도7에 도시한 바와같이 클럭신호(CLK)는 100ns의 주기로 인가되며, 리셋신호(RESET)가 초기에 '1'을 유지하다가 약 62ns부터 '0'으로 인가된다.

그리고, 비트셀신호(BIT_SEL)는 8비트씩 동시에 업/다운 카운트하도록 '1'을 유지하다가, 약 520ns부터 '0'으로 인가되어 16비트를 업카운트하도록 한다.

이러한 입력을 업/다운 카운터에 입력시키면, 8비트 업카운터(NRIPCT8)는 클럭신호(CLK)의 상승에지에 동기하여 '01'부터 16비트의 하위비트출력[0:7]을 업카운트하고, 동시에 8비트 다운카운터(DN_CT8)는 상기 클럭신호(CLK)의 상승에지에 동기하여 16비트의 상위비트출력[8:16]을 다운카운트한다.

이와같이, 16비트를 동시에 병렬적으로 업/다운 카운트를 하게되면 전체적인 카운트시간을 줄일 수 있다.

즉, 16비트의 카운트를 순차적으로 하려면 16번의 클럭이 필요하지만 병렬적으로 동시에 8비트씩 카운트를 하게되면 카운트시간을 절반으로 줄일 수 있다.

한편, 도7에 도시한 바와같이 비트셀신호(BIT_SEL)가 약 520ns부터 '0'으로 인가될 때, 8비트 업카운터(NRIPCT8)의 캐리아웃단자(CO)에서 캐리신호가 출력되지 않는다면 8비트 다운카운터(DN_CT8)는 동작하지 않게된다.

따라서, 16비트의 하위비트출력[0:7]만 업카운트하게 되어 결국 16비트 카운터가 된다.

상기한 바와같이 동작되는 본 발명에 의한 업/다운 카운터는 병렬적으로 동시에 카운트가 이루어져 카운트에 소요되는 시간을 절약할 수 있는 효과와; 다양한 비트의 카운트시 비트수가 큰 카운터로 비트수가 작은 비트를 카운트하도록 카운트할 비트수를 선택하게 함으로써, 사용하지 않는 레지스터의 낭비를 방지할 수 있는 효과와; 여러종류의 카운트를 동시에 수행하므로 사용되는 카운터의 갯수를 줄일 수 있어 소형화를 꾀할 수 있고, 아울러 레지스터를 보다 효율적으로 사용할 수 있는 효과가 있다.

Claims

클럭단자와 캐리인단자에 클럭신호와 전원전압을 각각 입력받고 리셋신호를 클리어단자에 입력받아 8비트 업 카운트하는 8비트 업카운터와, 8비트/16비트의 듀얼모드(dual mode)를 선택 하는 비트셀신호와 상기 8비트 업카운터의 캐리아웃단자에서 출력되는 캐리신호를 오아링하는 오아게이트와, 상기 클럭신호를 인버터를 통해 반전하여 클럭단자에 인가받고 상기 오아게이트의 출력신호를 캐리인단자에 입력받으며 상기 리셋신호를 클리어단자에 입력받아 8비트다운 카운트하는 8비트다운 카운터로 구성하여 된 것을 특징으로 하는 업/다운 카운터.
제 1항에 있어서, 상기 8비트 업카운터는 클럭단자(CLK)에 클럭신호를 입력받아 카운팅하여 출력단자(Q[0:3])를 통해 출력하는 4비트 카운터(RIPCT4-1),(RIPCT4-2)를 직렬 접속하되, 클리어신호를 각 클리어단자(CLR)와 로드단자(LOAD)에 공통 입력시키고, 4비트 카운터(RIPCT4-1)의 캐리인단자(CI)에 전원전압(VCC)을 입력시킴과 아울러 그의 캐리아웃단자(CO)에서 출력되는 캐리신호를 4비트 카운터(RIPCT4-2)의 캐리인단자(CI)로 입력시키고, 각 데이터입력단자(D[0:3])는 플로팅되도록 구성하여 된 것을 특징으로 하는 업/다운 카운터.
제 1항에 있어서, 상기 8비트 다운카운터는 클럭단자(CLK)에 클럭신호를 입력받아 다운카운팅하여 출력단자(Q[0:3])를 통해 출력하는 4비트 다운카운터(DN_CT4-1),(DN_CT4-2)를 직렬 접속하되, 클리어신호를 각 클리어단자(CLR)와 로드단자(LOAD)에 공통 입력시키고, 4비트 다운카운터(DN_CT4-1)의 캐리아웃단자(CO)에서 출력되는 캐리신호를 4비트 다운카운터(DN_CT4-2)의 캐리인단자(CI)로 입력시키고, 각 데이터입력단자(D[0:3])는 플로팅되도록 구성하여 된 것을 특징으로 하는 업/다운 카운터.
제 3항에 있어서, 상기 4비트 다운카운터(DN_CT4-1),(DN_CT4-2)는 인버터(INV2∼INV5)를 통해 클럭신호를 반전하여 각 클럭단자(CLK)에 입력받는 4개의 플립플롭(11∼14)을 직렬로 접속하되, 상기 플립플롭(11∼13) 캐리아웃단자(CO1∼CO3)의 캐리신호가 다음단 플립플롭(12∼14)의 캐리인단자(CI2∼CI4)의 입력으로 인가되도록 하고, 플립플롭(11∼13)의 출력단자(Q1∼Q3)로부터 출력되는 각각의 출력데이터(Q[0]∼Q[2])를 인버터(INV6∼INV9)를 통해 반전하여 다음단 플립플롭(12∼14)의 카운트단자(CX2∼CX4)의 입력으로 인가되도록 하며, 플립플롭(11)의 카운트단자(CX1)는 전원전압(VCC)이 입력되고, 플립플롭(14)의 캐리아웃단자(CO4)에서 출력되는 캐리아웃신호와 출력단자(Q4)에서 출력되는 출력데이터(Q[3])를 앤드게이트(AND1)를 통해 앤드조합하여, 상기와 동일하게 구성된 4비트 다운카운터(DN_CT4-2)의 캐리인단자(CI)로 출력하도록 구성하여 된 것을 특징으로 하는 업/다운 카운터.