JPS58103227A

JPS58103227A - ＢｎＺＳ変換回路

Info

Publication number: JPS58103227A
Application number: JP20091981A
Authority: JP
Inventors: Junichi Kumada; 順一熊田; Koichi Kobayashi; 紘一小林
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-12-15
Filing date: 1981-12-15
Publication date: 1983-06-20
Also published as: JPS6243606B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はｎビットの零連続信号を特定パターンの置換パ
ターン信号に変換して送出するＢｎＺＳ変換回路に関す
る。

バイポーラ信号等においては、零信号の連続が長期間続
くと受信側において同期クロックの抽出が困難になるた
め、ｎビットの零連続の送出に代えて適当な置換パター
ンを送出することか行なわれている。このような信号を
ＺｎＢ５信号という。

また、例えば８ビツトの連続″Ｏ”を特定パターンに置
換した信号はＺ８ＢＳ信号という。第１図　　　−は、
２８ＢＳ信号の１例を示し、同図（ａ）に示すような入
力２値信号Ａを同図（ｂ）に示すよりなり８ＺＳ信号に
変換する。同図伽）は、入力信号Ａの連続８つの″０′
以外の区間では、入力信号Ａの“１′に対応して正極性
パルス又は負極性パルスが交互に送出される通常のバイ
ポー２信号であシ、８つの連続“０”に対しては“ＢＯ
ＯＶＢＯ（１”が置換して送出される。ここで“Ｂ”は
、バイボー２則ｔ′ｇまたすバイボー２パルスで“Ｖ”
はバイポーラ則を誤ったバイオレーションパルスであル
。バイオレーションパルスａ　Ｖ　＋＋を含むことによ
って上紀置俟パターンを通常の信号である“１００１１
００１”のバイポーラパルスと区別することが可能であ
る。

第２図は、従来のＢｎＺＳ変換回路の一例を示すブロッ
ク図である。すなわち、入力２値信号Ａは、振シ分は回
路１によって信号“１”ごとに第１および第２パルス列
に交互に振シ分けられ、それぞれｎ段のシフトレジスタ
２および８に供給される。そして、シフトレジスタ２お
よび８の各段の出力を零連続検出回路４に入力させてｎ
個の零連続を検出する。すなわち、零連続検出回路４は
、上記内レジスタ２および８からの全入力（２Ｘｎ個）
のすべてが“０′であるときｎ個の零連続を検出する。

ｎ個の零連続が検出されない状態にあっては、シフトレ
ジスタ２および８のそれぞれの轍路段出力を８１直出力
回路６に入力させ、８１直出力回路６からは通常のバイ
ポーラ信号が出力される。ｎ個の零連続が検出されたと
きは極性選択回路６は、零連続の直前に送出された信号
の極性に応じて置換パターンを正極から開始するか負極
から開始するかを決定し、その結果によシ正極側の符号
をシフトレジスタ２の対応ビットに、負極側の符号をシ
フトレジスタ８０対ろビットにセットする。シフトレジ
スタ２および８にセットされた置換パターンはそれぞれ
最終段から８値出力回路６に入力させ、８値信号に変換
されて出力する。

８値出力回路６の出力信号はＢｎＺＳ変換された信号で
ある。

上述の従来の変換回路は、前述のように極性選択回路５
の出カバターンをシフトレジスタ２および８にセットす
るために、シフトレジスタ２および８は、並列入力端子
を有するシフトレジスタを２個使用しなければならない
という欠点がある。

また、前述のようにｎビットの零連続を検出するために
、零連続検出回路４は２ｎビツトの２値信号が全て零で
あることを検出しなければならないという欠点がある。

すなわち、これらの欠点により変換回路全体の回路規模
が大きくならざるを得ない。

本発明の目的は、上述の従来の欠点を解決し、従来より
回路規模の小さいＢｎＺＳ変換回路を提供することにあ
る。

本発明の変換回路は、入力２億信号をクロックによって
シフトするｎ段のシフトレジスタと、該シフトレジスタ
の各段９出力によ＃）ＡＯ８ｄ入力２値′＠号のｎ個の
連続した“Ｏ”を検出すると起動信号を出力する零連続
検出回路と、該零連続検出回路の出力によって始動する
置換パターン発生回路と、該置換パターン発生回路の２
つの“１′出力の中間に誤りパルスを発生する誤シバル
ス発生回路と、前記シフトレジスタの最終段出力および
前記［１換パタ一ン発生回路の出力を入力し前記零連続
検出回路の出力によシ上記２つの入力を択一的に選択出
力する選択回路と、該選択回路の出力パルスおよび前記
誤りパルス発生回路の出力パルスを２進カウントする計
数回路と、該計数回路の出力ごとに前記選択回路の出力
パルスを第１の）くルス列と第２のパルス列に交互に振
シ分けて出力する振シ分は回路と、該振シ分は回路の出
力する第１のパルス列を正パルスとして出力し第２のパ
ルス列を負パルスとして出力する８値出力回路とを備え
たことを特徴とする。

次に、本発明について、図面を参照して詳細に説明する
。

第８図は、本発明の一実施例を示すブロック図である。

すなわち、入力２値信号Ａをｎ段のシフトレジスタ７に
入力させ、シフトレジスタ７の全ピットを零連続検出回
路８で監視し、零連続検出回路８は、全ビットが０１で
あるとき起動信号ｄを出力する。例えばｎ入力のアンド
回路で構成される。起動信号ｄによ多置換パターン発生
回路９から特定のｎビットの置換パターンを発生して選
択回路１１に入力させる。選択回路１１のもう一方の入
力にはシフトレジスタ７の最終段出力が入力されている
。選択回路１１は常時はシフトレジスタフのＲｋ終段出
力を選択出力して振り分は回路１２に供給しているが、
前記起動信号ｄにより前記１を侠パターン発生回ｗ１９
の出力を選択出力する。そして、選択回路１１の出力は
、振り分は回１ｉ１１１２および（オア回路１４を介し
て）計数回路１８に入力させる。振シ分は回路１２は、
選択回路１１の“１”出力を計数回路１８の出力によっ
て、ＪＩｌおよび第２のパルス列に交互に振９分けてそ
れぞれ８１ｆ［出力画Ｎ１１５に入力させる。８１１！
出力回路１５からは、第１パルス列を正極性パルスとし
第２パルス列を負極性パルスとして送出する。

従って、通常は符号“１”に対応するパルスの極在が交
互に反転したバイポーラｆぎ号が出力される。

一方、誤りパルス発生回ｗ！！１Ｇは、置換パターン発
生回路９の出力する２つの“１”の符号の中間に１回“
１”を出力してオア回路１４に入力させる。従って、オ
ア回路１４の出力は、置換パターンの２つのｌ”の中間
に１個の余分な誤９　／＜ルスを含んでいる。このため
計数回路１８の出力は、上記誤υパルスによって計数を
誤シ、この結果振り分は回路１２の一方の出力に連続し
て１１が出力される。従って、８値出力回路１５の出力
するパルスは、正極性又は負極性のパルスが２個連続す
ることになる。すなわちバイオレージ璽ンパルスＶｔ含
Ａ７１ｒ号となる。バイオレーションパルスＶは、誤シ
バルス発生回路１０から誤シバルスが出力されるごとに
、その次の“１”信号の極在が誤りて出力される。すな
わち、置換パターンをバイオレーションパルスＶを含ん
だ一定のパターンで送出させることができるわけである
。上述の構成によれば、シフトレジスタ７は、並列セッ
ト入力を必要とせず、しかも１個で足シる。また、零連
続検出回路８は、ｎ個の零信号を検出すればよいので回
路規模が小さくてすむ。

第４図は１本発明をＢ８ＺＳ変換に適用した一実施例を
示す。本実施例では、入力２値信号人の８個の零連続を
検出するために、入力信号Ａをインバータ１６を介して
８段のシフトレジスタ１７に入力させ、シフトレジスタ
１７の各段の出力を８人力のＮＡＮＤ回路１８によって
監視している。

ＮＡＮＤ回路１８は、シフトレジスタ１７の各段の出力
がすべて′″１１でろるとき、これを検出して出力信号
ｄをローレベルにする零連続検出回路である。８個の零
連続がない通常のときは、シフトレジスタ１７の最終段
出力をＮＡＮＤ回路１９を弁してＤ減フリッグフロッグ
２０のＤ＃Ａ子に入力させ、フリップフロッグ２０は、
クロックパルスｂによって入力信号を読み直して出力す
る。従って、佇第５図（ａ）に示すような入力信号Ａ、
〜Ａｌｌを同図（ｂ）に示すようなりロックパルスｂと
同期してシフトレジスタ１７に入力させると、シフトレ
ジスタ１７の最終段出力Ｃは、同図（Ｃ）に示すように
入力１８号Ａ、〜Ａ１ｓが反転した信号Ａ１〜ＡＩが７
クロツク遅れた信号となシ、フリップフロッグ２０の出
力１１号ｇは同図（ｇ）に示すようにＮＡＮＤ回路１９
でもう一度反転してＡ１〜Ａ、に戻った信号が８クロツ
ク遅れた信号となる。しかし、入力信号のＡ４〜Ａ、、
　ｒｉすべて“０”であるため、入力信号Ａｌｌがシフ
トレジスタ１７の最終段にセットされたとき、ＮＡＮＤ
回路１８の出力信号ｄがハイレベルからローレベルに反
転する（第６図（ｄ）参照）。７リツグ７０ツブ２８は
、それまでＣＬＲ端子にハイレベルが供給されていて、
Ｄ４子に与えられているノ１イレベルをＱ端子に出力し
、従って４端子はローレベルでありたが、上記信号ｄの
反転によシ４端子がハイレベルとな、９ＮＡＮＤグー）
１９／を開く。ＮＡＮＤゲート１９′のもう一方の入力
には、フリップフロップ２６のＱ４子が接続されている
。

一方、フリップフロップ２◆および２５Ｆｉ、ＣＬＲ端
子にハイレベルが与えられると動作を開始する置換パタ
ーン発生回路を構成している。すなわち、フリップフロ
ップ２５のＱ端子を７リツプフロツプ２４のＤ端子に接
続し、フリップ７０ツブ２４のＱ端子をフリップフロッ
グ２５のＤ端子に接続することによシ４分周回路を構成
し、クロックパルスｂをインバータ２２によって反転し
たクロックパルスを７リツプフロツプ２４および２５の
ＣＫ端子に入力させるとフリップフロップ２５のＱ端子
から特定パターン“１００１１００１”が出力される。

前述のように、今％ＮＡＮＤゲート１９′は開かれてい
るから、上記ｆｌ！号はＮＡＮＤゲート１９′によって
反転されてＭ５図（ｆ）に示すように上記特定パターン
が反転されたｇＩ号“１００１１００１”となって出力
される。該信号ｆはＮＡＮＤクート１９の一方の入力に
入力するが、このときＮＡＮＬ）ゲート１９のもう一方
の入力である１４号Ｃｒｔ同凶（Ｃ）に示すように“１
″であるから。

ＮＡＮＤゲー）１９の出力には１６号ｆが反転されて特
電パターン”１００１１００１”が出力し、フリップフ
ロップ２０ｒｉクロツク値号すによって上記信号を読み
直して出力する。本実施例ではＮＡＮＤグー）　１９．
１９’等で選択回路を構成している。このＭ３Ｎフリッ
グフロッグ２０から特定パターン″１００１１００１”
が送出される。該信号は前述の入力２！信号Ａ、〜Ａ、
がフリップフロッグ２０から出力された後に引続いて出
力されるから、フリップフロッグ２０の出力信号ｇは論
５図（ｇ）に示すようになる。なお、上記パターンの送
出後は引続いて信号Ａｎ＋　Ａｌ３１　Ａｌ４・・・・
・・が出力する。

一方、信号ｇは、常時はアンドゲート２７を通った信号
ｉとなって、前記フリップフロッグ２８のＣＫ端子に入
力して前述のように７リツプフロツ７’２Ｊｌ）９ｍ子
をローレベルにしているが、第６図（坤に示すような、
前記特定）（ターン“１００１１００１″の第４符号か
ら第７符号までの期間にローレベルとなる禁止信号りが
前記アンドゲート２７の一方の入力に接続されているた
め、信号ｇ中の上記特定パターンの第４符号と第５符号
の１１１′″はアンドゲート２７を通らない。上記禁止
信号りは、フリップフロッグ２５のＱ出力をＣＫ端子に
入力し、自身の４出力を自身のＤ端子に接続したフリッ
プフロッグ２６のＱ出力によりて得られる。従りて、ア
ンドゲート２７の出力信号１は同図（ｉ）に示すように
なシ、前記信号ｇ中の特定パターンの第８符号“１”に
よって反転する。

この結果フリップフロップ２３のＱ出力、すなわち制御
信号ｅは、同図（ｅ）に示すように零連続検出ｖｋ８ク
ロック期間Ｉ・イレベルになり、その後ローレベルにな
る。制御信号ｅがノ・イレベルの期間中にフリップフロ
ップ２４および２６から構成される１１換パタ一ン発生
回路から特定パターン°１００１１００１”が出力され
ることは前述した。

上記信号ｇは、ＮＡＮＤゲート２１を通って第５図（呻
に示すようなデユーティ６０％の反転信号ｋに変換され
、インバータ８１によってデユーティ５０％の正論理信
号列となる。上記ＮＡＮＤグー）２１のもう一方の入力
にはクロック信号すをインバータ２２によって反転した
クロック信号が入力しているから、信号ｇは各クロック
の後半のみ開かれてデユーティ５０％の反ｆ、偵号を出
力するのである。

一方、ＮＡＮＤゲート２１の出力する反転信号ｋｒｔア
ンドゲート２９を通って信号ｔとなってフリップフロッ
プ８０のＣＫ端子に入力させ７：、　Ｌかし、アンドゲ
ート２９のもう一方の入力には第６図（ｊ）に示すよう
な誤シパルスＪが入力している。

このためアンドゲート２９の出力信号ｔは、誤シバルス
Ｊのローレベルの期間および信号にのローレベルの期間
がローレベルとなる。すなわち、第６図（４に示すよう
になる。上記誤ジノ（ルスＪは、前記フリップフロッグ
２４の４出力と７リツプフロツグ２６のＱ出力とを２つ
の入力とするＮＡＮＤ回路２８の出力であシ、前記フリ
ップフロップ２６の４端子から出力される特定パターン
“１００１１００１”の第８クロツクと第７クロツクの
ときローレベルである。本実施例においてはＮＡＮＤ回
路２８が誤シバルス発生回路を構成している。従りて、
信号に中の特定パターン“１００１の中間に、それぞれ
ｇｂパルスＪが挿入される。

この結果信号を中のパルスごとに反転して出力Ｑ。

ｄを交互にハイレベルにするフリップフロッグ８０は、
上記誤シパルスＪによって一回余分に反転する。本実施
例ではフリップフロッグ８０が選択回路の出力パルスお
よび！＠シバルスをカウントする２進計数回路を構成す
る。一方、インバータ８１の出力するパルス列はアンド
ゲート８２および８８を介してトランス８４の両端に接
続され、トランス８４の中点は接尾されている。上記ア
ンドゲート８２および８８のもう一方の入力はそれぞれ
ｍｒ＜フリップフロッグ８０のＱ端子およびＱ端子に接
続されている。そして１通常は、フリップフロッグ８０
の出力がパルスごとに交互に反転することによシ、イン
バータ８１の出力するパルスは、交互にアンドゲート８
２又は８８を通ってトランス８４に印加され、トランス
８４の出力パルスｍはバイポーラ信号となるが、前記誤
りパルスＪによってフリップフロッグ８０が余分に反転
した彼のパルスは極性誤りのバイオレーシランパルスと
なる。従って、出力信号ｍは、第６図（へ）に示すよう
に、連続８個の′０″を置換パターン”　ＢＯＯｖＢＯ
ＯＶ’に：変換し７’ｃＢ８ＺＳ信−Ｑとなる。なお、
本実施例においては、アンドゲート８２および８８で振
り分は回路を構成し、トランス８４は８値出力回路を構
成している。置換バター７’ＢＯＯＶＢＯＯＶ’に引ｆ
ｉ　イ”Ｃ信号Ａ１．。

Ａ１．・・・・・・が通常のバイポーラ則に従って送出
されることは勿論である。

以上のように１本発明においては、通常は入力２値信号
をｎ段のシフトレジスタ、選択回路、振シ分は回路およ
び８値出力回路を通してバイポーラ信号として送出させ
、入力２億信号中のｎ個の零連続信号を前記シフトレジ
スタの各段の出力を監視する零検出回路で検出したとき
は、置換パターン発生回路からｎビットの特定のパター
ンを発生して、前記選択回路は上記特定のパターンを選
択し、かつ、誤シバルス発生回路から前記特定パターン
の２つの“１１の中間にｍｂパルスを発生させて、ａｖ
４シバルスによって前記嶽シ分は回路の損シ分けを制御
する２進計数回路の計数を誤らせることによシ前記特定
パターンをバイオレーシランパルスを含む置換パターン
として送出させるように構成されているから、前記ｎ段
のシフトレジスタは並列入力端子を持たないシフトレジ
スタが１個で足りる。また、零連続検出回路はｎ個の零
を検出すればよく、従来のような２ｎ個の零検出は不要
である。従って、従来の回路に比して小規模の回路で良
く、小屋化およびコストダウンがロエ能でるる。

【図面の簡単な説明】

第１図は２値信号およびＢ８ＺＳ変供便号を示すタイム
チャー）、４２図は従来のＢｎＺＳ変換回路の一例を示
すブロック図、第８図は本発明の一＊施劉を示すブロッ
ク図、弗４図は本発明をＢ８ＺＳ＄ｆ号変換に適用した
一実施例を示す論理回路図、第５図は上記実施例の主要
各部の信号を示すタイムチャートである。図において、７・・・シフトレジスタ、８・・・零連続
検出回路、９・・・置換パターン発生回路、１０・・・
誤シバルス発生回路、１１・・・選択回路、１２・・・
振）分は回路、１８・・・２進計数回路、１４・・・オ
ア回路、１５・・・８値出力回路、１６・・・インバー
タ、１７・・・シフトレジスタ、１８．１９．１９’　
、２１．２８・・・ＮＡＮＤゲート、２０．２８〜２６
．８０・・・フリップフロップ、２２８１・・・インバ
ータ、２７．２９．８２゜８８・・・アンドゲート、８
４・・・トランス。、代理人　弁理士住田俊宗

Claims

【特許請求の範囲】

入力２値信号をクロックによってシフトするｎ段のシフ
トレジスタと、該シフトレジスタの各段の出力によシ前
記入力２値信号のｎ個の連続した“０＃を検出すると起
動信号を出力する零連続検出回路と、該零連続検出回路
の出力によりて始動する置換パターン発生回路と、該置
換パターン発生回路の２つの“ｌ”出力の中間に誤シパ
ルスを発生するｖ４）パルス発生回路と、前記シフトレ
ジスタの最終段出力および前記置換パターン発生回路の
出力を入力し前記零連続検出回路の出力によ°り上記２
つの入力を択一的に選択出力する選択回路と、該選択回
路の出力パルスおよび前記誤シパルス発生回路の出力パ
ルスを２進カウントする計数回路と、該計数回路の出力
ごとに前記選択回路の出力パルスを第１のパルス列と第
２のパルス列に交互に畿）分けて出力する振９分は回路
と、該振シ分は回路の出力する第１のパルス列を正・（
ルスとして出力し第２のパルス列を負パルスとして出力
する８値出力回路とを備えたことを特徴とするＢｎＺＳ
変換回路。