JPS6243606B2

JPS6243606B2 -

Info

Publication number: JPS6243606B2
Application number: JP20091981A
Authority: JP
Inventors: Junichi Kumada; Koichi Kobayashi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-12-15
Filing date: 1981-12-15
Publication date: 1987-09-16
Also published as: JPS58103227A

Description

【発明の詳細な説明】本発明はｎビツトの零連続信号を特定パターン
の置換パターン信号に変換して送出するBnZS変
換回路に関する。

バイポーラ信号等においては、零信号の連続が
長期間続くと受信側において同期クロツクの抽出
が困難になるため、ｎビツトの零連続の送出に代
えて適当な置換パターンを送出することが行なわ
れている。このような信号にZnBS信号がある。
例えば８ビツトの連続“０”を特定パターンに置
換した信号はB8NS信号という。第１図は、B8ZS
信号の一例を示し、同図ａに示すような入力２値
信号Ａを同図ｂに示すようなB8ZS信号に変換す
る。同図ｂは、入力信号Ａの連続８つの“０”以
外の区間では、入力信号Ａの“１”に対応して正
極性パルス又は負極性パルスが交互に送出される
通常のバイポーラ信号であり、８つの連続“０”
に対しては“B00VB00V”が置換して送出され
る。ここで“Ｂ”は、バイポーラ則を満たすバイ
ポーラパルスで“Ｖ”はバイポーラ則を誤つたバ
イオレーシヨンパルスである。バイオレーシヨン
パルス“Ｖ”を含むことによつて上記置換パター
ンを通常の信号である“10011001”のバイポーラ
パルスと区別することが可能である。

第２図は、従来のBnZS変換回路の一例を示す
ブロツク図である。すなわち、入力２値信号Ａ
は、振り分け回路１によつて信号“１”ごとに第
１および第２パルス列に交互に振り分けられ、そ
れぞれｎ段のシフトレジスタ２および３に供給さ
れる。そして、シフトレジスタ２および３の各段
の出力を零連続検出回路４に入力させてｎ個の零
連続を検出する。すなわち、零連続検出回路４
は、上記両レジスタ２および３からの全入力（２
×ｎ個）のすべてが“０”であるときｎ個の零連
続を検出する。ｎ個の零連続が検出されない状態
にあつては、シフトレジスタ２および３のそれぞ
れの最終段出力を３値出力回路６に入力させ、３
値出力回路６からは通常のバイポーラ信号が出力
される。ｎ個の零連続が検出されたときは極性選
択回路５は、零連続の直前に送出された信号の極
性に応じて置換パターンを正極から開始するか負
極から開始するかを決定し、その結果により正極
側の符号をシフトレジスタ２の対応ビツトに、負
極側の符号をシフトレジスタ３の対応ビツトにセ
ツトする。シフトレジスタ２および３にセツトさ
れた置換パターンはそれぞれ最終段から３値出力
回路６に入力させ、３値信号に変換されて出力す
る。３値出力回路６の出力信号はBnZS変換され
た信号である。

上述の従来の変換回路は、前述のように極性選
択回路５の出力パターンをシフトレジスタ２およ
び３にセツトするために、シフトレジスタ２およ
び３は、並列入力端子を有するシフトレジスタを
２個使用しなければならないという欠点がある。
また、前述のようにｎビツトの零連続を検出する
ために、零連続検出回路４は2nビツトの２値信
号が全て零であることを検出しなければならない
という欠点がある。すなわち、これらの欠点によ
り変換回路全体の回路規模が大きくならざるを得
ない。

本発明の目的は、上述の従来の欠点を解決し、
従来より回路規模の小さいBnZS変換回路を提供
することにある。

本発明の変換回路は、入力２値信号をクロツク
によつてシフトするｎ段のシフトレジスタと、該
シフトレジスタの各段の出力により前記入力２値
信号のｎ個の連続した“０”を検出すると起動信
号を出力する零連続検出回路と、該零連続検出回
路の出力によつて始動する置換パターン発生回路
と、該置換パターン発生回路の２つの“１”出力
の中間に誤りパルスを発生する誤りパルス発生回
路と、前記シフトレジスタの最終段出力および前
記置換パターン発生回路の出力を入力し前記零連
続検出回路の出力により上記２つの入力を択一的
に選択出力する選択回路と、該選択回路の出力パ
ルスおよび前記誤りパルス発生回路の出力パルス
を２進カウントする計数回路と、該計数回路の出
力ごとに前記選択回路の出力パルスを第１のパル
ス列と第２のパルス列に交互に振り分けて出力す
る振り分け回路と、該振り分け回路の出力する第
１のパルス列を正パルスとして出力し第２のパル
ス列を負パルスとして出力する３値出力回路とを
備えたことを特徴とする。

次に、本発明について、図面を参照して詳細に
説明する。

第３図は、本発明の一実施例を示すブロツク図
である。すなわち、入力２値信号Ａをｎ段のシフ
トレジスタ７に入力させ、シフトレジスタ７の全
ビツトを零連続検出回路８で監視し、零連続検出
回路８は、全ビツトが“０”であるとき起動信号
ｄを出力する。例えばｎ入力のアンド回路で構成
される。起動信号ｄにより置換パターン発生回路
９から特定のｎビツトの置換パターンを発生して
選択回路１１に入力させる。選択回路１１のもう
一方の入力にはシフトレジスタ７の最終段出力が
入力されている。選択回路１１は常時はシフトレ
ジスタ７の最終段出力を選択出力して振り分け回
路１２に供給しているが、前記起動信号ｄにより
前記置換パターン発生回路９の出力を選択出力す
る。そして、選択回路１１の出力は、振り分け回
路１２および（オア回路１４を介して）計数回路
１３に入力させる。振り分け回路１２は、選択回
路１１の“１”出力を計数回路１３の出力によつ
て第１および第２のパルス列に交互に振り分けて
それぞれ３値出力回路１５に入力させる。３値出
力回路１５からは、第１パルス列を正極性パルス
とし第２パルス列を負極性パルスとして送出す
る。従つて、通常は符号“１”に対応するパルス
の極性が交互に反転したバイポーラ信号が出力さ
れる。一方、誤りパルス発生回路１０は、置換パ
ターン発生回路９の出力する２つの“１”の符号
の中間に１回“１”を出力してオア回路１４に入
力させる。従つて、オア回路１４の出力は、置換
パターンの２つの“１”の中間に１個の余分な誤
りパルスを含んでいる。このため計数回路１３の
出力は、上記誤りパルスによつて計数を誤り、こ
の結果振り分け回路１２の一方の出力に連続して
“１”が出力される。従つて、３値出力回路１５
の出力するパルスは、正極性又は負極性のパルス
が２個連続することになる。すなわちバイオレー
シヨンパルスＶを含んだ信号となる。バイオレー
シヨンパルスＶは、誤りパルス発生回路１０から
誤りパルスが出力されるごとに、その次の“１”
信号の極性が誤つて出力される。すなわち、置換
パターンをバイオレーシヨンパルスＶを含んだ一
定のパターンで送出させることができるわけであ
る。上述の構成によれば、シフトレジスタ７は、
並列セツト入力を必要とせず、しかも１個で足り
る。また、零連続検出回路８は、ｎ個の零信号を
検出すればよいので回路規模が小さくてすむ。

第４図は、本発明をB8ZS変換に適用した一実
施例を示す。本実施例では、入力２値信号Ａの８
個の零連続を検出するために、入力信号Ａをイン
バータ１６を介して８段のシフトレジスタ１７に
入力させ、シフトレジスタ１７の各段の出力を８
入力のNAND回路１８によつて監視している。
NAND回路１８は、シフトレジスタ１７の各段の
出力がすべて“１”であるとき、これを検出して
出力信号ｄをローレベルにする零連続検出回路で
ある。８個の零連続がない通常のときは、シフト
レジスタ１７の最終段出力をNAND回路１９を介
してＤ型フリツプフロツプ２０のＤ端子に入力さ
せ、フリツプフロツプ２０は、クロツクパルスｂ
によつて入力信号を読み直して出力する。従つ
て、今第５図ａに示すような入力信号A₁〜A₁₅を
同図ｂに示すようなクロツクパルスｂと同期して
シフトレジスタ１７に入力させると、シフトレジ
スタ１７の最終段出力ｃは、同図ｃに示すように
入力信号A₁〜A₁₅が反転した信号_０〜₁₅が７
クロツク遅れた信号となり、フリツプフロツプ２
０の出力信号ｇは同図ｇに示すようにNAND回路
１９でもう一度反転してA₁〜A₃に戻つた信号が
８クロツク遅れた信号となる。しかし、入力信号
のA₄〜A₁₁はすべて“０”であるため、入力信号
A₁₁がシフトレジスタ１７の最終段にセツトされ
たとき、NAND回路１８の出力信号ｄがハイレベ
ルからローレベルに反転する（第５図ｄ参照）。
フリツプフロツプ２３は、それまでCLR端子に
ハイレベルが供給されていて、Ｄ端子に与えられ
ているハイレベルをＱ端子に出力し、従つて端
子はローレベルであつたが、上記信号ｄの反転に
より端子がハイレベルとなりNANDゲート１
９′を開く。NANDゲート１９′のもう一方の入力
には、フリツプフロツプ２５の端子が接続され
ている。

一方、フリツプフロツプ２４および２５は、
CLR端子にハイレベルが与えられると動作を開
始する置換パターン発生回路を構成している。す
なわち、フリツプフロツプ２５の端子をフリツ
プフロツプ２４のＤ端子に接続し、フリツプフロ
ツプ２４のＱ端子をフリツプフロツプ２５のＤ端
子に接続することにより４分周回路を構成し、ク
ロツクパルスｂをインバータ２２によつて反転し
たクロツクパルスをフリツプフロツプ２４および
２５のCK端子に入力させるとフリツプフロツプ
２５の端子から特定パターン“10011001”が出
力される。前述のように、今、NANDゲート１
９′は開かれているから、上記信号はNANDゲー
ト１９′によつて反転されて第５図ｆに示すよう
に上記特定パターンが反転された信号“１００１
１００１”となつて出力される。該信号ｆは
NANDゲート１９の一方の入力に入力するが、こ
のときNANDゲート１９のもう一方の入力である
信号ｃは同図ｃに示すように“１”であるから、
NANDゲート１９の出力には信号ｆが反転されて
特定パターン“10011001”が出力し、フリツプフ
ロツプ２０はクロツク信号ｂによつて上記信号を
読み直して出力する。本実施例ではNANDゲート
１９，１９′等で選択回路を構成している。この
結果フリツプフロツプ２０から特定パターン
“10011001”が送出される。該信号は前述の入力
２値信号A₁〜A₃がフリツプフロツプ２０から出
力された後に引続いて出力されるから、フリツプ
フロツプ２０の出力信号ｇは第５図ｇに示すよう
になる。なお、上記パターンの送出後は引続いて
信号A₁₂，A₁₃，A₁₄……が出力する。一方、信号
ｇは、常時はアンドゲート２７を通つた信号ｉと
なつて、前記フリツプフロツプ２３のCK端子に
入力して前述のようにフリツプフロツプ２３の
端子をローレベルにしているが、第５図ｈに示す
ような、前記特定パターン“10011001”の第４符
号から第７符号までの期間にローレベルとなる禁
止信号ｈが前記アンドゲート２７の一方の入力に
接続されているため、信号ｇ中の上記特定パター
ンの第４符号と第５符号の“11”はアンドゲート
２７を通らない。上記禁止信号ｈは、フリツプフ
ロツプ２５の出力をCK端子に入力し、自身の
出力を自身のＤ端子に接続したフリツプフロツ
プ２６の出力によつて得られる。従つて、アン
ドゲート２７の出力信号ｉは同図ｉに示すように
なり、前記信号ｇ中の特定パターンの第８符号
“１”によつて反転する。この結果フリツプフロ
ツプ２３の出力、すなわち制御信号ｅは、同図
ｅに示すように零連続検出後８クロツク期間ハイ
レベルになり、その後ローレベルになる。制御信
号ｅがハイレベルの期間中にフリツプフロツプ２
４および２５から構成される置換パターン発生回
路から特定パターン“10011001”が出力されるこ
とは前述した。

上記信号ｇは、NANDゲート２１を通つて第５
図ｋに示すようなデユーテイ50％の反転信号ｋに
変換され、インバータ３１によつてデユーテイ50
％の正論理信号列となる。上記NANDゲート２１
のもう一方の入力にはクロツク信号ｂをインバー
タ２２によつて反転したクロツク信号が入力して
いるから、信号ｇは各クロツクの後半のみ開かれ
てデユーテイ50％の反転信号を出力するのであ
る。

一方、NANDゲート２１の出力する反転信号ｋ
はアンドゲート２９を通つて信号ｌとなつてフリ
ツプフロツプ３０のCK端子に入力させる。しか
し、アンドゲート２９のもう一方の入力には第５
図ｊに示すような誤りパルスＪが入力している。
このためアンドゲート２９の出力信号ｌは、誤り
パルスＪのローレベルの期間および信号ｋのロー
レベルの期間がローレベルとなる。すなわち、第
５図ｌに示すようになる。上記誤りパルスＪは、
前記フリツプフロツプ２４の出力とフリツプフ
ロツプ２５のＱ出力とを２つの入力とするNAND
回路２８の出力であり、前記フリツプフロツプ２
５の端子から出力される特定パターン
“10011001”の第３クロツクと第７クロツクのと
きローレベルである。本実施例においてはNAND
回路２８が誤りパルス発生回路を構成している。
従つて、信号ｋ中の特定パターン“１００１１０
０１”の１番目の“１”と２番目の“１”との中
間および３番目の“１”と４番目の“１”との中
間に、それぞれ誤りパルスＪが挿入される。この
結果信号ｌ中のパルスごとに反転して出力Ｑ，
を交互にハイレベルにするフリツプフロツプ３０
は、上記誤りパルスＪによつて一回余分に反転す
る。本実施例ではフリツプフロツプ３０が選択回
路の出力パルスおよび誤りパルスをカウントする
２進計数回路を構成する。一方、インバータ３１
の出力するパルス列はアンドゲート３２および３
３を介してトランス３４の両端に接続され、トラ
ンス３４の中点は接地されている。上記アンドゲ
ート３２および３３のもう一方の入力はそれぞれ
前記フリツプフロツプ３０のＱ端子および端子
に接続されている。そして、通常は、フリツプフ
ロツプ３０の出力がパルスごとに交互に反転する
ことにより、インバータ３１の出力するパルス
は、交互にアンドゲート３２又は３３を通つてト
ランス３４に印加され、トランス３４の出力パル
スｍはバイポーラ信号となるが、前記誤りパルス
Ｊによつてフリツプフロツプ３０が余分に反転し
た後のパルスは極性誤りのバイオレーシヨンパル
スとなる。従つて、出力信号ｍは、第５図ｍに示
すように、連続８個の“０”を置換パターン
“B00VB00V”に変換したB8ZS信号となる。な
お、本実施例においては、アンドゲート３２およ
び３３で振り分け回路を構成し、トランス３４は
３値出力回路を構成している。置換パターン
“B00VB00V”に引続いて信号A₁₂，A₁₃…が通常
のバイポーラ則に従つて送出されることは勿論で
ある。

以上のように、本発明においては、通常は入力
２値信号をｎ段のシフトレジスタ、選択回路、振
り分け回路および３値出力回路を通してバイポー
ラ信号として送出させ、入力２値信号中のｎ個の
零連続信号を前記シフトレジスタの各段の出力を
監視する零検出回路で検出したときは、置換パタ
ーン発生回路からｎビツトの特定のパターンを発
生して、前記選択回路は上記特定のパターンを選
択し、かつ、誤りパルス発生回路から前記特定パ
ターンの２つの“１”の中間に誤りパルスを発生
させて、該誤りパルスによつて前記振り分け回路
の振り分けを制御する２進計数回路の計数を誤ら
せることにより前記特定パーンをバイオレーシヨ
ンパルスを含む置換パターンとして送出させるよ
うに構成されているから、前記ｎ段のシフトレジ
スタは並列入力端子を持たないシフトレジスタが
１個で足りる。また、零連続検出回路はｎ個の零
を検出すればよく、従来のような2n個の零検出
は不要である。従つて、従来の回路に比して小規
模の回路で良く、小型化およびコストダウンが可
能である。

【図面の簡単な説明】

第１図は２値信号およびB8ZS変換信号を示す
タイムチヤート、第２図は従来のBnZS変換回路
の一例を示すブロツク図、第３図は本発明の一実
施例を示すブロツク図、第４図は本発明をB8ZS
符号変換に適用した一実施例を示す論理回路図、
第５図は上記実施例の主要各部の信号を示すタイ
ムチヤートである。図において、７…シフトレジスタ、８…零連続
検出回路、９…置換パターン発生回路、１０…誤
りパルス発生回路、１１…選択回路、１２…振り
分け回路、１３…２進計数回路、１４…オア回
路、１５…３値出力回路、１６…インバータ、１
７…シフトレジスタ、１８，１９，１９′，２
１，２８…NANDゲート、２０，２３〜２６，３
０…フリツプフロツプ、２２，３１…インバー
タ、２７，２９，３２，３３…アンドゲート、３
４…トランス。

Claims

【特許請求の範囲】

１入力２値信号をクロツクによつてシフトする
ｎ段のシフトレジスタと、該シフトレジスタの各
段の出力により前記入力２値信号のｎ個の連続し
た“０”を検出すると起動信号を出力する零連続
検出回路と、該零連続検出回路の出力によつて始
動する置換パターン発生回路と、該置換パターン
発生回路の２つの“１”出力の中間に誤りパルス
を発生する誤りパルス発生回路と、前記シフトレ
ジスタの最終段出力および前記置換パターン発生
回路の出力を入力し前記零連続検出回路の出力に
より上記２つの入力を択一的に選択出力する選択
回路と、該選択回路の出力パルスおよび前記誤り
パルス発生回路の出力パルスを２進カウントする
計数回路と、該計数回路の出力ごとに前記選択回
路の出力パルスを第１のパルス列と第２のパルス
列に交互に振り分けて出力する振り分け回路と、
該振り分け回路の出力する第１のパルス列を正パ
ルスとして出力し第２のパルス列を負パルスとし
て出力する３値出力回路とを備えたことを特徴と
するBnZS変換回路。