JPS6195649A - マ−ク率検出回路 - Google Patents
マ−ク率検出回路Info
- Publication number
- JPS6195649A JPS6195649A JP21641984A JP21641984A JPS6195649A JP S6195649 A JPS6195649 A JP S6195649A JP 21641984 A JP21641984 A JP 21641984A JP 21641984 A JP21641984 A JP 21641984A JP S6195649 A JPS6195649 A JP S6195649A
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- Japan
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- circuit
- mark rate
- signal
- counter
- output
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector
Landscapes
- Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｍ Ｂ ｎ Ｂ符号変換回路等に於ける直列
入力データのマーク率を検出するマーク率検出回路に関
するものである。
入力データのマーク率を検出するマーク率検出回路に関
するものである。
ｍビット符号をｎビット符号（ｍ＜ｎ）に変換して直列
データとして伝送し、受信側では、この直列データをｎ
ピント毎に逆変換を行って元のｍビット符号に変換する
ｍＢｎＢ符号変換回路が知られている。例えば、ｍ＝５
．ｎ＝６とした５Ｂ６Ｂ符号変換回路に於いては、５Ｂ
符号のマーク率が２１５の場合に、５ビツトの最後に９
１″をのマーク率が３１５の場合に、５ビツトの最後に
“０”を付加して６ビントの６Ｂ符号に変換し、それぞ
れ６Ｂ符号としてはマーク率が３／６となるようにし、
又５Ｂ符号のマーク率が２１５及び３１５以外の場合は
、４／６又は２／６のマーク率の６Ｂ符号に変換するも
のである。
データとして伝送し、受信側では、この直列データをｎ
ピント毎に逆変換を行って元のｍビット符号に変換する
ｍＢｎＢ符号変換回路が知られている。例えば、ｍ＝５
．ｎ＝６とした５Ｂ６Ｂ符号変換回路に於いては、５Ｂ
符号のマーク率が２１５の場合に、５ビツトの最後に９
１″をのマーク率が３１５の場合に、５ビツトの最後に
“０”を付加して６ビントの６Ｂ符号に変換し、それぞ
れ６Ｂ符号としてはマーク率が３／６となるようにし、
又５Ｂ符号のマーク率が２１５及び３１５以外の場合は
、４／６又は２／６のマーク率の６Ｂ符号に変換するも
のである。
前述のマーク率は、５Ｂ符号の場合は５ビット並列、６
Ｂ符号の場合は６ビツト並列にして、デコーダにより検
出するものであった。第３図は５Ｂ符号を６Ｂ符号に変
換する変換回路のブロック図であり、１１は直列並列変
換回路（Ｓ／Ｐ）、１２はマーク率検出回路、１３はコ
ードコンバータ部、１４は選択出力部、１５は並列直列
変換回路（Ｐ／Ｓ） 、１６は１１５の分周回路、１７
は１／１８の分周回路、１８．１９はフリップフロップ
、２０はナンド回路、２１はデコーダ、２２〜２４は選
択回路である。
Ｂ符号の場合は６ビツト並列にして、デコーダにより検
出するものであった。第３図は５Ｂ符号を６Ｂ符号に変
換する変換回路のブロック図であり、１１は直列並列変
換回路（Ｓ／Ｐ）、１２はマーク率検出回路、１３はコ
ードコンバータ部、１４は選択出力部、１５は並列直列
変換回路（Ｐ／Ｓ） 、１６は１１５の分周回路、１７
は１／１８の分周回路、１８．１９はフリップフロップ
、２０はナンド回路、２１はデコーダ、２２〜２４は選
択回路である。
直列入力データｄａｔａとクロック信号ｃｌｋとが直列
並列変換回路１１に加えられ、分周回路１６で１１５に
分周されたクロック信号に従って直列入力データｄａｔ
ａが５ビットＡＯ−Ａ４の並列信号に変換される。この
並列信号はマーク率検出回路１２とコードコンバータ部
１３と選択出力部１４とに加えられる。マーク率検出回
路１２は、５ビットＡＯ−Ａ４の並列信号のマーク率を
検出し、マーク率が２１５と３１５とそれ以外とを示す
検出信号ｍｌ、ｍ２を選択出力部１４の選択回路２３に
加えるものである。
並列変換回路１１に加えられ、分周回路１６で１１５に
分周されたクロック信号に従って直列入力データｄａｔ
ａが５ビットＡＯ−Ａ４の並列信号に変換される。この
並列信号はマーク率検出回路１２とコードコンバータ部
１３と選択出力部１４とに加えられる。マーク率検出回
路１２は、５ビットＡＯ−Ａ４の並列信号のマーク率を
検出し、マーク率が２１５と３１５とそれ以外とを示す
検出信号ｍｌ、ｍ２を選択出力部１４の選択回路２３に
加えるものである。
又コードコンバータ部１３は、デコーダ２１により６Ｂ
符号に変換して選択回路２２に加え、選択回路２２は、
フリップフロップ１９の出力信号へ６により選択動作を
行うものである。この信号Ａ６がディスパリティを示し
、′１″の時に、選択回路２２はデコーダ２１の出力信
号をそのまま選択出力し、′Ｏ”の時は、デコーダ２１
の出力信号を反転して出力するものである。
符号に変換して選択回路２２に加え、選択回路２２は、
フリップフロップ１９の出力信号へ６により選択動作を
行うものである。この信号Ａ６がディスパリティを示し
、′１″の時に、選択回路２２はデコーダ２１の出力信
号をそのまま選択出力し、′Ｏ”の時は、デコーダ２１
の出力信号を反転して出力するものである。
選択出力部１４では、選択回路２３がマーク率の検出信
号ｍｌ、ｍ２により制御され、マーク率が２１５又は３
１５の時に、並列の５ビン）ＡＯ〜Ａ４を選択出力し、
それ以外のマーク率の場合は、コードコンバータ部１３
の出力信号を選択出力する。又選択回路２４はフリフプ
フロップ１日の出力信号Ａ５により制御され、この信号
Ａ５はフレームビットを示し、“ｌ“によりフレームで
あることを示す時は、５ビフ）ＡＯ−Ａ４を選択出力し
、“Ｏ”で非フレームであることを示す時は、選択回路
２３で選択された信号を選択出力する。
号ｍｌ、ｍ２により制御され、マーク率が２１５又は３
１５の時に、並列の５ビン）ＡＯ〜Ａ４を選択出力し、
それ以外のマーク率の場合は、コードコンバータ部１３
の出力信号を選択出力する。又選択回路２４はフリフプ
フロップ１日の出力信号Ａ５により制御され、この信号
Ａ５はフレームビットを示し、“ｌ“によりフレームで
あることを示す時は、５ビフ）ＡＯ−Ａ４を選択出力し
、“Ｏ”で非フレームであることを示す時は、選択回路
２３で選択された信号を選択出力する。
選択回路２４から出力された信号ＤＯ〜Ｄ６のうちの５
ビツトＤＯ〜Ｄ４はそのまま並列直列変換回路１５に加
えられ、Ｄ５はナンド回路２ｏに加えられ、Ｄ６はステ
ータスビットとしてフリップフロップ１９に加えられる
。又ナンド回路２０には図示を省略したマルチプレクサ
からの制御信号ｃｏｎｔが加えられ、ナンド回路２０の
出力信号が並列直列変換回路１５に加えられて、６Ｂ符
号の直列データに変換出力される。
ビツトＤＯ〜Ｄ４はそのまま並列直列変換回路１５に加
えられ、Ｄ５はナンド回路２ｏに加えられ、Ｄ６はステ
ータスビットとしてフリップフロップ１９に加えられる
。又ナンド回路２０には図示を省略したマルチプレクサ
からの制御信号ｃｏｎｔが加えられ、ナンド回路２０の
出力信号が並列直列変換回路１５に加えられて、６Ｂ符
号の直列データに変換出力される。
前述の５Ｂ符号を６Ｂ符号に変換する符号変換回路と同
様に６Ｂ符号を５Ｂ符号に変換する符号変換回路にもマ
ーク率検出回路が設けられるものであり、従来のマーク
率検出回路１２は、複数のゲート回路から構成された複
雑な回路構成となるものであり、前述のｎ又はｍを大き
くするに従って、急激にゲート回路数を多く必要とする
構成となるものである。
様に６Ｂ符号を５Ｂ符号に変換する符号変換回路にもマ
ーク率検出回路が設けられるものであり、従来のマーク
率検出回路１２は、複数のゲート回路から構成された複
雑な回路構成となるものであり、前述のｎ又はｍを大き
くするに従って、急激にゲート回路数を多く必要とする
構成となるものである。
又直列に入力されたデータを並列に変換しなければマー
ク率を検出できない欠点があり、前述の符号変換回路に
於いては、マーク率検出回路１２からマーク率検出信号
ｍｌ、ｍ２が出力されるまで、選択出力部１４の選択回
路２３に於ける選択動作を待つ必要が生じる場合がある
。
ク率を検出できない欠点があり、前述の符号変換回路に
於いては、マーク率検出回路１２からマーク率検出信号
ｍｌ、ｍ２が出力されるまで、選択出力部１４の選択回
路２３に於ける選択動作を待つ必要が生じる場合がある
。
又データ伝送システムに於いては、マーク率が１／２と
なるようなデータを伝送するのが一般的であり、このマ
ーク率を検出して、１／２より大きく異なるマーク率で
ある場合に伝送路障害と判断することも可能である。し
かし、前述の場合と同様に、並列に変換する必要がある
と共に、マーク率検出の回路構成が複雑となる欠点があ
る。
なるようなデータを伝送するのが一般的であり、このマ
ーク率を検出して、１／２より大きく異なるマーク率で
ある場合に伝送路障害と判断することも可能である。し
かし、前述の場合と同様に、並列に変換する必要がある
と共に、マーク率検出の回路構成が複雑となる欠点があ
る。
本発明は、前述の従来の欠点を改善することを目的とす
るものである。
るものである。
本発明のマーク率検出回路は、直列の入力データを計数
するｎ進カウンタ（ｎは任意の整数）と、このｎ進カウ
ンタの計数出力をデコードして入力データのｎビット毎
のマーク率検出信号を出力するデコーダとを設けたもの
である。
するｎ進カウンタ（ｎは任意の整数）と、このｎ進カウ
ンタの計数出力をデコードして入力データのｎビット毎
のマーク率検出信号を出力するデコーダとを設けたもの
である。
入力データをｎ進カウンタによりｎビット時間計数した
時の計数内容をデコーダによりデコードして、ｎビット
毎のマーク率を示す信号を出力するものである。
時の計数内容をデコーダによりデコードして、ｎビット
毎のマーク率を示す信号を出力するものである。
以下図面を参照して、本発明の実施例について詳細に説
明する。
明する。
第１図は本発明の実施例のブロック図であり、１は入力
データａがＮＲＺ信号の場合にＲＺ倍信号変換する変換
回路、２はｎ進カウンタ（ｎは任意の整数）、３はフリ
ップフロップ、４はリセットパルス発生回路、５は分周
回路（１／ｎ） 、６はデコーダ、７はラッチ回路であ
る。
データａがＮＲＺ信号の場合にＲＺ倍信号変換する変換
回路、２はｎ進カウンタ（ｎは任意の整数）、３はフリ
ップフロップ、４はリセットパルス発生回路、５は分周
回路（１／ｎ） 、６はデコーダ、７はラッチ回路であ
る。
直列の入力データａは、クロック信号すに従って変換回
路ｌによりＲＺ倍信号に変換されて、カウンタ２のクロ
ック端子ＣＫに加えられる。又クロツタ信号すは分周回
路５により１ ／ ｎに分周されてリセットパルス発生
回路４及びラッチ回路７に加えられる。リセットパルス
発生回路４からはｎ個のクロック信号毎にリセットパル
スが発生されてカウンタ２のリセット端子Ｒに加えられ
、そのカウンタ２のリセットが行われる。
路ｌによりＲＺ倍信号に変換されて、カウンタ２のクロ
ック端子ＣＫに加えられる。又クロツタ信号すは分周回
路５により１ ／ ｎに分周されてリセットパルス発生
回路４及びラッチ回路７に加えられる。リセットパルス
発生回路４からはｎ個のクロック信号毎にリセットパル
スが発生されてカウンタ２のリセット端子Ｒに加えられ
、そのカウンタ２のリセットが行われる。
カウンタ２の計数出力端子Ｑ０〜Ｑ、及びフリ・７プフ
ロフプ３の出力端子Ｑからの出力信号がデコーダ６に加
えられ、デコーダ６の出力信号は、ラッチ回路７に於い
て分周回路５の分周出力信号によってラッチされ、その
ラッチ出力信号がマーク率検出信号となる。
ロフプ３の出力端子Ｑからの出力信号がデコーダ６に加
えられ、デコーダ６の出力信号は、ラッチ回路７に於い
て分周回路５の分周出力信号によってラッチされ、その
ラッチ出力信号がマーク率検出信号となる。
フリップフロップ３は、ｎ進のカウンタ２の計数出力が
、Ｏ／ ｎのマーク率の場合と、ｎ ／ ｎのマーク率
の場合と同じ値、即ち、オール“０”を示すので、それ
を区別する為の上位１ビット分の計数出力とする為のも
のである。
、Ｏ／ ｎのマーク率の場合と、ｎ ／ ｎのマーク率
の場合と同じ値、即ち、オール“０”を示すので、それ
を区別する為の上位１ビット分の計数出力とする為のも
のである。
ｎ＝６とした場合、カウンタ２は６進カウンタとし、分
周回路５は１／６の分周を行う構成となる。第２図はｎ
＝６とした場合の動作説明図であり、（ａｌは入力デー
タａ、（ｂｌはクロック信号ｂ、（Ｃ）はＲＺ倍信号、
（ｄ）はリセットパルスｄの一例を示すものである。
周回路５は１／６の分周を行う構成となる。第２図はｎ
＝６とした場合の動作説明図であり、（ａｌは入力デー
タａ、（ｂｌはクロック信号ｂ、（Ｃ）はＲＺ倍信号、
（ｄ）はリセットパルスｄの一例を示すものである。
リセットパルスｄによりカウンタ２がリセットされた後
、変換回路１で変換されたＲＺ倍信号の“１”が、第２
図の（Ｃ１に示すように、次のリセットパルスが加えら
れる前に、カウンタ２のクロック端子ＣＫに３個加えら
れるので、カウンタ２の計数出力端子Ｑｏ、 Ｑｌ、Ｑ
ｚは“１１１°となる。
、変換回路１で変換されたＲＺ倍信号の“１”が、第２
図の（Ｃ１に示すように、次のリセットパルスが加えら
れる前に、カウンタ２のクロック端子ＣＫに３個加えら
れるので、カウンタ２の計数出力端子Ｑｏ、 Ｑｌ、Ｑ
ｚは“１１１°となる。
この時フリップフロップ３の出力端子Ｑは“０′である
。従って、デコーダ６は、“０１１１”のデコード出力
信号の３７６のマーク率検出信号をラッチ回路７に加え
、分周回路５からは、クロック信号ｅｌｋを１／６に分
周した信号がラッチ回路７に加えられるので、そのタイ
ミングでデコーダ６からのマーク率検出信号をラッチす
ることになる。
。従って、デコーダ６は、“０１１１”のデコード出力
信号の３７６のマーク率検出信号をラッチ回路７に加え
、分周回路５からは、クロック信号ｅｌｋを１／６に分
周した信号がラッチ回路７に加えられるので、そのタイ
ミングでデコーダ６からのマーク率検出信号をラッチす
ることになる。
この場合のデコーダ６は４ビツトのデコーダでであって
、フリップフロップ３及びカウンタ２の出力端子Ｑ、Ｑ
！、Ｑ、、Ｑ、、力びｏｏｏｏ”の場合にマーク率が０
／６、“０００１ ”の場合にマーク率が１／６、“０
０１１”の場合にマーク率が２／６、“０１１１”の場
合にマーク率３／６、“１１１０”の場合にマーク率が
４／６、“１１００”の場合にマーク率が５／６、“１
０００″の場合にマーク率が６／６となるものである。
、フリップフロップ３及びカウンタ２の出力端子Ｑ、Ｑ
！、Ｑ、、Ｑ、、力びｏｏｏｏ”の場合にマーク率が０
／６、“０００１ ”の場合にマーク率が１／６、“０
０１１”の場合にマーク率が２／６、“０１１１”の場
合にマーク率３／６、“１１１０”の場合にマーク率が
４／６、“１１００”の場合にマーク率が５／６、“１
０００″の場合にマーク率が６／６となるものである。
即ち、デコーダ６は、４ビツトの入力信号により６本の
出力線のうちの１本に検出信号を出力する構成とするも
ので、比較的簡単な回路で実現することができるもので
ある。又ｎを大きな値としても、カウンタ２及びデコー
ダ６の構成は少し大きくなるだけである。
出力線のうちの１本に検出信号を出力する構成とするも
ので、比較的簡単な回路で実現することができるもので
ある。又ｎを大きな値としても、カウンタ２及びデコー
ダ６の構成は少し大きくなるだけである。
以上説明したように、本発明は、直列の入力データを計
数するｎ進カウンタ２と、デコーダ６とを設けて、ｎ進
のカウンタ２の計数出力信号をデコーダ６によってデコ
ードして、ｎビット毎のマーク率検出信号を出力するも
のであり、直列にｎビットのデータが入力される毎に、
ｎビットに対するマーク率が検出されるので、直列入力
データを並列に変換する必要がなくなる。又ビット数の
少ないデコーダ６で済むから、回路構成が簡単となる利
点がある。従って、ｍＢｎＢ符号変換回路に適用して回
路構成を簡単化できると共に、マーク率検出を高速化で
きるので、符号変換の高速化を図ることができる。又デ
ータ伝送システムに適用して、伝送路の監視を経済的に
行うことも可能となる利点がある。
数するｎ進カウンタ２と、デコーダ６とを設けて、ｎ進
のカウンタ２の計数出力信号をデコーダ６によってデコ
ードして、ｎビット毎のマーク率検出信号を出力するも
のであり、直列にｎビットのデータが入力される毎に、
ｎビットに対するマーク率が検出されるので、直列入力
データを並列に変換する必要がなくなる。又ビット数の
少ないデコーダ６で済むから、回路構成が簡単となる利
点がある。従って、ｍＢｎＢ符号変換回路に適用して回
路構成を簡単化できると共に、マーク率検出を高速化で
きるので、符号変換の高速化を図ることができる。又デ
ータ伝送システムに適用して、伝送路の監視を経済的に
行うことも可能となる利点がある。
第１図は本発明の実施例のブロック図、第２図は動作説
明図、第３図はｍＢｎＢ符号変換回路のブロック図であ
る。 ■は変換回路、２はｎ進カウンタ、３はフリップフロッ
プ、４はリセットパルス発生回路、５は分周回路（１／
ｎ） 、６はデコーダ、７はう、チ回路である。
明図、第３図はｍＢｎＢ符号変換回路のブロック図であ
る。 ■は変換回路、２はｎ進カウンタ、３はフリップフロッ
プ、４はリセットパルス発生回路、５は分周回路（１／
ｎ） 、６はデコーダ、７はう、チ回路である。
Claims (1)
- 直列の入力データを計数するｎ進カウンタと、該ｎ進カ
ウンタの計数出力をデコードしてｎビット毎のマーク率
検出信号を出力するデコーダとを備えたことを特徴とす
るマーク率検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21641984A JPS6195649A (ja) | 1984-10-17 | 1984-10-17 | マ−ク率検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21641984A JPS6195649A (ja) | 1984-10-17 | 1984-10-17 | マ−ク率検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6195649A true JPS6195649A (ja) | 1986-05-14 |
Family
ID=16688267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21641984A Pending JPS6195649A (ja) | 1984-10-17 | 1984-10-17 | マ−ク率検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6195649A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196266A (ja) * | 1988-01-29 | 1989-08-08 | Kikkoman Corp | スナックの製造法 |
| JP2015517775A (ja) * | 2012-05-25 | 2015-06-22 | シリコン・ライン・ゲー・エム・ベー・ハー | ５ｂ／６ｂ符号化のための回路装置、デバイス及び方法 |
-
1984
- 1984-10-17 JP JP21641984A patent/JPS6195649A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196266A (ja) * | 1988-01-29 | 1989-08-08 | Kikkoman Corp | スナックの製造法 |
| JPH0712288B2 (ja) * | 1988-01-29 | 1995-02-15 | キッコーマン株式会社 | スナックの製造法 |
| JP2015517775A (ja) * | 2012-05-25 | 2015-06-22 | シリコン・ライン・ゲー・エム・ベー・ハー | ５ｂ／６ｂ符号化のための回路装置、デバイス及び方法 |
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