SU1757105A1

SU1757105A1 - Шифратор дес тичного кода в двоичный код

Info

Publication number: SU1757105A1
Application number: SU904886578A
Authority: SU
Inventors: Владилен Ефимович Филиппов
Original assignee: Научно-исследовательский институт автоматики Научно-производственного объединения автоматики
Priority date: 1990-11-26
Filing date: 1990-11-26
Publication date: 1992-08-23

Abstract

Изобретение относитс к импульсной технике и может быть использовано в устройствах автоматики, управлени и контрол . Цель изобретени - повышение помехоустойчивости . Логические сигналы дес тичного кода, поступающие на входы, формируютс в преобразователе, соединенном в виде матрицы из дев ти элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, включенных по три элемента последовательно, в четырехразр дный двоичный код. При поступлении логических уровней на два или более входов на выходах шифратора формируетс нулевой код, т.е. выходы блокируютс . Блокировка выходов происходит и в то м случае, если в данный момент на этих выходах согласно алгоритму преобразовател нет информации . Дл этого на входы шифратора включена дополнительна логика, управл юща его выходами. 2 ил.

Description

Изобретение относитс к автоматике и вычислительной технике и предназначено дл преобразовани дес тичного кода в двоичный код.

Известен шифратор, преобразующий восьмиразр дный дес тичный код в трехразр дный двоичный код, выполненный на элементах И-НЕ, на выходе имеющий три RS-триггера, а также дополнительную логику .

Недостатки этого шифратора следующие.

Он не допускает произвольных значений входного кода, так как в этом случае будет исключен выходной код.

Выходные сигналы должны поступать на входы шифратора последовательно от первого к второму и так далее до восьмого входа с перекрытием по времени соседних каналов.

Возможны произвольные срабатывани триггеров от помех, возникающих в выходных цеп х шифратора, так как выходы R триггеров вл ютс также и его входами.

Известен шифратор дес тичного кода в двоично-дес тичный код, выполненный на пйти элементах 2И-НЕ, двух элементах 4И- НЕ и одном элементе 5И-НЕ.

Основным недостатком этого преобразовател вл етс его низка помехозащищенность .

При одновременном возбуждении, вух и более входов данного шифратора состо ние его выходов неопределенно.

Цель изобретени - повышение помехо- устойчивости шифратора - достигаетс за счет блокировки его выходов при одновременном воздействии сигналов на два или более входа.

На фиг, 1 приведена электрическа схема шифратора; на фиг, 2 - временные диаграммы работы шифратора.

Состо нье входов и выходов аифрато- ра соответственно временной диаграммы приведено в таблице,

Шифратор содержит дев ть элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 1-9 (соединенных последовательно по три элемента 1-3, 4-6, 7-9), элемент 2И-НЕ 10, элементы 4И-НЕ 11, 12, элемент НЕ 13, элемент 5И-НЕ 14, элемент ЗИ 15, элемент 2И 16, элемент 2ИЛИ- НЕ 17-20, элемент НЕ 21,

Шифратор работает следующим образом .

В исходном состо нии на входах шифратора присутствуют логические О, на первом , втором, третьем и четвертом выходах шифратора -логические 1.

Пусть на первый сход шифратора поступает сигнал логической 1 дес тичного кода , На выходе элемента 15 при этом формируетс логическа 1, поступающа последовательно на элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 1, 2 шифратора и далее на вход элемента 2И-НЕ 10, при этом на первом выходе шифратора формируетс логический О. Одновременно этим сигналом логической 1, поступающим нз вход элемента НЕ 13, блокируетс второй, третий и четвертый выходы шифратора.

Логическа 1 дес тичного кода, поступающа на второй вход шифратора через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ4-6 преобразовател кода, формирует уровень логической 1 на первом входе элемента 4И-НЕ 11. При этом на выходе шифратора 2 формируетс логический О. Первый, третий и четвертый выходы шифратора блокируютс логическим О, поступающим с выхода элемента 2ИЛИ-НЕ 17 на перпый вход элемента 3И 15 и на четвертые входы элементов 4И-НЕ 20, 5И-НЕ 21. Логическа Г дес тичного кода, поступающа на третий вход шифратора через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 1-3 и 4-6 преобразовател кода, поступает на первые входы элементов 2И- НЕ 18 и 4И-НЕ 19, т.е. на первом и втором выходах шифратора фомируютс логические О, при этом третий и четвертый выходы шифратора блокируютс .

Рассмотрим случай одновременного поступлени логических сигналов на эходь шифратора. Например, на второй и шестой входы шифратора одновременно поступают уровни логической 1 (фиг,2).

Уровень логической 1 с второго входа шифратора через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4 поступает на один вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5, одновременно на дру

той вход элемента 5 поступает уровень логической 1 с входа шифратора 6. При этом состо ние выхода элемента 5 останетс равным логическому О, первый выход шифратора закрыт логическим О с выхода элемента ЗИЛ И-НЕ 19, а выходы элемента 4И-НЕ 12, 5И-НЕ блокируютс логическим О с выхода элемента 2ИЛИ-НЕ 17, соответственно выходное состо ние шифратора не

0 изменитс , Аналогичное состо ние на выходах шифратора будет при одновременном поступлении логических 1 на любые два или более входов шифратора. Например, при одновременном по влении уровн ло5 гической 1 на третьем и шестом входах шифратора уровень логической 1 формируетс на входах элементов 5, 8, на входе элемента 2И 16 и на втором входе элемента 4, одновременно на выходе элемента 2ИЛ И0 НЕ 19 по витс уровень логического О, поступающего на вход элемента 2И 16, поэтому на выходе элемента 2И сохран етс уровень логического О, следовательно, и на ггервом выходе шифратора сохранитс

5 уровень логической 1. Логическа 1, поступающа на вход элемента 4, далее поступает на один вход элемента 5, на другом входе которого одновременно по вл етс уровень логической 1, поступающей с ше0 сто го входа шифратора. Состо ние выхода элемента 5, а следовательно, и состо ние второго выхода шифратора останетс неизменным . Уровень логической 1, поступающий на вход элемента 8 и далее на вход

5 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 формирует логическую 1 на входе элемента 4И- НЕ 12. Состо ние выхода элемента 12 и, следовательно, состо ние третьего выхода шифратора остаетс неизменным, так как

0 логический О, сформировавшийс на выходе элемента 2 ИЛ И-НЕ 17, а следовательно , и на входе элемента 41/1-НЕ 12,блокирует его по первому входу. При этом блокируетс также и четвертый выход шифратора.

5 Так, в данном шифраторе преобразователь кода, выполненный в виде матрицы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, осуществл ет преобразование восьмиразр дного дес тичного кода в двоичный код,

0 Предлагаемый шифратор по сравнению с известным имеет повышенную помехозащищенность выходного двоичного кода за счет блокировани выходов на врем воздействи помех на входы шифратора. Данный

Claims

5 шифратор может с успехом примен тьс в устройствах, не допускающих искажений выходного кода, в устройствах контрол и т.д. Формула изобретени Шифратор дес тичного кода в двоичный код, содержащий первый и второй элементы

НЕ, элемент 2И-НЕ, первый и второй элементы 4И-НЕ, элемент 5И-НЕ, выходы которых вл ютс соответственно с первого по четвертый выходами шифратора, первый вход элемента 2И-НЕ подключен к первым входам первого и второго элементов 4И-НЕ и выходу первого элемента НЕ, вход которого соединен с первым входом элемента 5И- НЕ и вл етс восьмым разр дным входом шифратора, выход второго элемента НЕ подключен к вторым входам первого и второго элементов 4И-НЕ и элемента 5И-НЕ, отличающийс тем, что, с целью повышени помехоустойчивости шифратора , в него введены с первого по четвертый элементы 2ИЛИ-НЕ, элементы 2И и ЗИ и с первого то дев тый элементы - ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы третьего, шестого и дев того из которых соединены соответственно с вторым входом элемента 2И-НЕ и третьими входами первого и второго элементов 4И-НЕ, первый разр дный вход шифратора соединен с входом второго элемента НЕ и первым входом элемента ЗИ, выход которого подключен к первому входу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход и выход которого соединены соответственно с выходом элемента 2И и первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй разр дный вход шифратора соединен с первыми входами первого элемента 2ИЛИ-НЕ и четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход ко- торого подключен к первому входу п того элемента ИСКЛЮЧАЮЩЕЕ.ИЛИ, выход ко0

торого соединен с первым входом шестого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, третий разр дный вход шифратора соединен с перпым входом элемента 2И и вторыми входами первого элемента 2ИЛИ-НЕ и четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четвертый разр дный вход шифратора подключен к первым входам второго и третьего элементов 2ИЛИ-НЕ и седьмого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход последнего из которых подключен к первому входу восьмого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом дев того элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, п тый разр дный вход шифратора соединен с вторыми входами второго элемента 2ИЛИ-НЕ, седьмого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, шестой разр дный вход шифратора подключен к вторым входам третьего элемента 2ИЛИ- НЕ, восьмого и п того элементов ИСКЛК ЧАЮЩЕЕ ИЛИ и первому входу четвертого элемента 2ИЛИ-НЕ, седьмой разр дный вход шифратора соединен с вторыми входами четвертого элемента 2ИЛИ-НЕ, третьего, шестого и дев того элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого элемента 2ИЛИ- НЕ подключен к второму вход элемента ЗИ, третьему входу элемента 5И-НЕ и четвертому входу второго элемента 4И-НЕ, выход второго элемента 2ИЛИ-НЕ подключен к четвертым входам первого элемента 4И-НЕ и элемента 5И-НЕ, выход третьего элемента 2ИЛИ-НЕ соединен с вторым входом элемента 2И и третьим входом элемента ЗИ, выход четвертого элемента 2ИЛИ-НЕ подключен к п тому входу эл емента 5И-НЕ.

Вых.1