JPH04349732A - 通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の端末が共通の伝
送路を用いてデータ伝送を行なう通信システムにおける
通信装置に関するものである。

【０００２】

【従来の技術】従来、勝ち残り式のＣＳＭＡ／ＣＤ（Ｃ
ａｒｒｉｅｒ　Ｓｅｎｓｅ　Ｍｕｌｔｉｐｌｅ　Ａｃｃ
ｅｓｓ　ｗｉｔｈ　Ｃｏｌｌｉｓｉｏｎ　Ｄｅｔｅｃｔ
ｉｏｎ）制御によりメディアアクセス制御を行なう通信
方式としてＨＢＳ（Ｈｏｍｅ　Ｂｕｓ　Ｓｙｓｔｅｍ）
がある。図４はＨＢＳにおけるフレーム構成およびキャ
ラクタ構成の説明図で、（Ａ）にフレーム構成を、（Ｂ
）にキャラクタ構成を示す。８ビットのデータに調歩同
期を取るためのスタートビットおよびストップビットと
誤り検出用のパリティビットとを付加したキャラクタコ
ードを複数個組み合わせて構成されたフレームのうち、
優先コード（ＰＲ）および自己アドレス（ＳＡ）のデー
タ部が競合制御による勝ち残りを決めるビット列を兼ね
ている。その他のキャラクタコードは競合制御には関与
せず、データ（ＤＡＴＡ）以外はすべて１１ビットの固
定長であり、データ（ＤＡＴＡ）は最大２５６キャラク
タ長までの可変長となっている。

【０００３】図５は競合制御の原理説明図で、図外の通
信装置Ａ（ＩＦＵ１）と通信装置Ｂ（ＩＦＵ２）とが同
時にチャネルアクセスを行い、競合制御により通信装置
Ａ（ＩＦＵ１）が勝ち残って送信を続行する原理を示し
ている。図５（Ａ）は通信装置Ａ（ＩＦＵ１）が送信し
た優先コード（ＰＲ）および自己アドレス（ＳＡ）の送
信符号である。図５（Ｂ）は通信装置Ｂ（ＩＦＵ２）が
送信した優先コード（ＰＲ）および自己アドレス（ＳＡ
）の送信符号である。図５（Ｃ）は通信装置Ａ（ＩＦＵ
１）が送信した優先コード（ＰＲ）および自己アドレス
（ＳＡ）の送信符号の波形である。図５（Ｄ）は通信装
置Ｂ（ＩＦＵ２）が送信した優先コード（ＰＲ）および
自己アドレス（ＳＡ）の送信符号の波形である。優先コ
ード（ＰＲ）に関しては通信装置Ａ（ＩＦＵ１）の送信
符号と通信装置Ｂ（ＩＦＵ２）の送信符号とは同じであ
るが、自己アドレス（ＳＡ）のビット（ｂ２）は、通信
装置Ａ（ＩＦＵ１）の送信符号は論理０で送信波形はパ
ルスありに対して、通信装置Ｂ（ＩＦＵ２）の送信符号
は論理１で送信波形はパルスなしである。図５（Ｅ）は
伝送路上の信号波形であり、通信装置Ａ，Ｂの送信符号
の論理に対してワイヤードＡＮＤの結果となる。つまり
自己アドレス（ＳＡ）のビット（ｂ２）に関して論理０
と論理１とのＡＮＤの結果として伝送路上の信号波形は
論理０となる。勝ち残り式のＣＳＭＡ／ＣＤ制御を行な
う通信装置は、ビット毎に伝送路上の信号波形をモニタ
しており、自己の送信符号と不一致を検出するやいなや
送信を中止する。図５においては、通信装置Ｂ（ＩＦＵ
２）が自己アドレス（ＳＡ）のビット（ｂ２）において
送信符号（論理１）と伝送路上の信号波形（論理０）と
の不一致を検出して送信を中止する。通信装置Ａ（ＩＦ
Ｕ１）は衝突に気付くことなく最後まで送信を続行する
。自己アドレス（ＳＡ）は伝送路上で同じ符号は存在せ
ず、したがって必ず通信装置Ａ，Ｂのうちいずれか一方
は送信することができる。同様に、競合する通信装置が
３台以上であっても、必ず１台の通信装置は送信するこ
とができる。

【０００４】図６は競合制御時における衝突検出可能範
囲の説明図で、図外の通信装置Ａと通信装置Ｂとは物理
的に離れた位置にあるものとする。図６（Ａ）は通信装
置Ａ側の信号波形、図６（Ｂ）は通信装置Ｂ側の信号波
形を各々示している。通信装置Ａの送信パルス３１は、
通信装置Ａから送信された後、伝送遅延時間ｄだけ遅れ
て通信装置Ｂに到達し、受信パルス３２として受信され
る。通信装置Ｂの送信パルス３３は、受信パルス３２に
同期して送信されるのであるが、同期処理時間や送信処
理時間に起因する送信遅延時間Ｔｄ　だけ遅れて伝送路
上に送信される。通信装置Ａの受信パルス３４は、通信
装置Ｂが送信パルス３３を送信した後、伝送遅延時間ｄ
だけ遅れて通信装置Ａに到達する。なおＷｐ　は送信パ
ルス３１，３３および受信パルス３２，３４のパルス幅
時間、Ｔｃｄは衝突検出点である。図６から明らかなよ
うに、衝突検出可能範囲は、通信装置Ａでは送信パルス
３１を送信してから一巡遅延時間（２ｄ＋Ｔｄ　）後よ
りパルス幅時間Ｗｐ　までであり、通信装置Ｂでは送信
パルス３３を送信してからパルス幅時間Ｗｐ　より送信
遅延時間Ｔｄ　だけ手前までとなる。通信装置Ｂから先
に送信した場合には図６の関係は入れ替わるものであり
、結局衝突検出点Ｔｃｄは下記数１の関係を満たす必要
がある。

【０００５】

【数１】

【０００６】また上記数１より下記数２の関係が導かれ
る。

【０００７】

【数２】

【０００８】

【発明が解決しようとする課題】上記数２の関係は、衝
突検出を行なうためには伝送遅延時間ｄがパルス幅時間
Ｗｐ　から送信遅延時間Ｔｄ　の２倍を減じた値の半分
より小さくなければならないことを示している。また、
パルスのデューティ比が一定の場合、パルス幅時間Ｗｐ
　は伝送速度に反比例する。つまり、勝ち残り式のＣＳ
ＭＡ／ＣＤ制御を行なう場合、伝送速度は伝送遅延時間
ｄにより制約される。伝送遅延時間ｄは、伝送媒体と通
信装置の接続台数と伝送距離とにより決定される。すな
わち従来の通信方式では、わずか２キャラクタコードに
課せられた制約のために、その他の最大２６２キャラク
タコードも含めて伝送速度を低下させていた。

【０００９】本発明はかかる事情に鑑みて成されたもの
であり、勝ち残り式のＣＳＭＡ／ＣＤ制御が有する長所
を減ずることなく、実効的な伝送速度を飛躍的に高める
ことのできる通信装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は、勝ち残り式の
ＣＳＭＡ／ＣＤによりメディアアクセス制御を行なう通
信装置において、伝送ディジタル信号の伝送速度を可変
させる伝送速度可変部を設け、前記伝送ディジタル信号
のうち勝ち残りを決める競合制御に関与するビット列を
第１の伝送速度で伝送し、前記競合制御に関与しないビ
ット列を前記第１の伝送速度よりも高速の第２の伝送速
度で伝送する構成としたことを特徴としている。

【００１１】

【作用】伝送速度可変部は、伝送ディジタル信号の伝送
速度を可変させて、伝送ディジタル信号のうち勝ち残り
を決める競合制御に関与するビット列を第１の伝送速度
で伝送し、競合制御に関与しないビット列を第１の伝送
速度よりも高速の第２の伝送速度で伝送する。

【００１２】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図３は本発明の一実施例における通信装置で
用いるフレームフォーマットの説明図で、（Ａ）は従来
のＨＢＳのフレームフォーマット、（Ｂ）は本発明の一
実施例における通信装置で用いるフレームフォーマット
、（Ｃ）はキャラクタコードのビット構成である。図３
（Ａ）に示す従来のフレームフォーマットも図３（Ｂ）
に示す本発明のフレームフォーマットもフレームの構成
は同じであり、またフレームを構成する各キャラクタコ
ードのビット構成も共通である。キャラクタコードは、
データ８ビットと調歩同期に必要なスタートビットおよ
びストップビット各１ビットと誤り検出のためのパリテ
ィビット１ビットとの合計１１ビットで構成されている
。またフレーム構成は、データ（ＤＡＴＡ）は最大２５
６キャラクタまでの可変長であり、その他のキャラクタ
はすべて１キャラクタの固定長である。この例ではデー
タ（ＤＡＴＡ）が１キャラクタであり、合計９キャラク
タによりフレームが構成されている。

【００１３】ここで本発明の一実施例における通信装置
による通信方式の原理について説明する。図３のフレー
ムフォーマットのうち優先コード（ＰＲ）および自己ア
ドレス（ＳＡ）のデータ部は、勝ち残り式のＣＳＭＡ／
ＣＤ制御によりメディアアクセス制御を行なう際の競合
制御に関与するビットを兼ねている。なお、勝ち残り式
のＣＳＭＡ／ＣＤ制御方式および競合制御時の衝突検出
点Ｔｃｄと伝送遅延時間ｄとの関係については図６の説
明で詳述したのでここでは省略する。上記のとおり、優
先コード（ＰＲ）および自己アドレス（ＳＡ）の伝送速
度は伝送遅延時間ｄに制約されるため、伝送距離および
通信装置の接続数が決まれば伝送速度の上限はその伝送
遅延時間ｄで決定される。一方、その他のキャラクタコ
ードの伝送速度は伝送遅延時間ｄとは無関係であり、調
歩同期の精度や通信処理を行なう処理装置の性能にのみ
制約される。そこで優先コード（ＰＲ）および自己アド
レス（ＳＡ）については伝送遅延時間ｄで決定される第
１の伝送速度αで伝送し、その他のキャラクターコード
は調歩同期の精度や通信処理を行なう処理装置の性能に
より決定される第２の伝送速度βで伝送することにより
、従来同様の勝ち残り式のＣＳＭＡ／ＣＤ制御を行いつ
つ、通信の実効速度を高めることができる。勿論第２の
伝送速度βは第１の伝送速度αよりも高速である。従来
のように全キャラクタコードを第１の伝送速度αで伝送
した場合のフレーム長Ｔｆａは、データ（ＤＡＴＡ）の
キャラクタ数をＮとした場合、下記数３で表わせる。

【００１４】

【数３】

【００１５】一方、本発明の一実施例における通信装置
による通信方式の場合のフレーム長Ｔｆｂは同様に下記
数４となる。

【００１６】

【数４】

【００１７】すなわちＴｆａに比較してＴｆｂは下記数
５だけ短くなる。

【００１８】

【数５】

【００１９】図１は本発明の一実施例における通信装置
のブロック図で、この通信装置は、通信制御部１と、調
歩同期式のシリアルインターフェース部２と、伝送速度
可変部３と、送信制御部４と、ドライバ部５と、競合制
御部６と、レシーバ部７とにより構成されている。通信
制御部１は、制御部９と、送信バッファ１０と、受信バ
ッファ１１と、フレーム状態レジスタ１２とを有してお
り、伝送速度可変部３は、分周比可変式の分周部１３と
、ラッチ回路からなる制御信号生成部１４とを有してい
る。シリアルインターフェース部２は、通信制御部１と
制御信号および割り込み信号でハンドシェークを取りな
がら、送信バッファ１０からの８ビットパラレルデータ
に調歩同期のためのスタートビットおよびストップビッ
トと誤り検出のためのパリティビットとを付加して送信
制御部４にシリアル送信データとして送信したり、レシ
ーバ部７より入力されるシリアル受信データのパリティ
チェックを行い、データ部を８ビットパラレル受信デー
タとして受信バッファ１１に転送する。フレーム状態レ
ジスタ１２は、送信中または受信中のキャラクタコード
の種類に応じて状態信号をハイレベルまたはローレベル
にする。さらにフレーム状態レジスタ１２は、フレーム
の終了後にリセット信号にパルスを送出する。送信制御
部４は、シリアルインターフェース部２が送信したシリ
アルの送信データをトランスペアレントにドライバ部５
に送信するが、競合制御部６の指示によりビット単位で
送信を中止する機能を有する。競合制御部６は、ドライ
バ部５を経て伝送路に送信されるデータと、レシーバ部
７により受信されたデータとをビット単位で比較し、不
一致を検出した場合には競合負けと判断して送信制御部
４に送信の中止を指示する。

【００２０】図２は上記通信装置のタイミングチャート
であり、（Ａ）はフレーム状態、（Ｂ）は送信中または
受信中のデータをビット単位で表わしたもの、（Ｃ）は
フレーム状態レジスタ１２より送出される状態信号であ
り、この状態信号は、フレームの状態がＳＡ〜ＡＣＫ／
ＮＡＫの間はハイレベル、その他の期間はローレベルで
ある。（Ｄ）はストップビット終了パルスで、シリアル
データの送受信においてストップビットが終了するタイ
ミングでシリアルインターフェース部２より送出される
。（Ｅ）はリセット信号で、フレーム終了後にフレーム
状態レジスタ１２より送出される。（Ｆ）は分周比制御
信号で、制御信号生成部１４より送出され、分周部１３
の分周比を制御する。（Ｇ）は分周部１３の分周比を示
しており、本実施例においては、（Ｆ）の分周比制御信
号がローレベルのときは分周部１３が４分周回路として
動作し、（Ｆ）の分周比制御信号がハイレベルのときは
分周部１３が２分周回路として動作する。

【００２１】次に上記通信装置の動作を説明する。伝送
路を介してレシーバ部７により受信された受信ディジタ
ル信号は、シリアルインターフェース部２によりデータ
部が抽出されて８ビットのパラレル受信データとして通
信制御部１の受信バッファ１１に転送される。通信制御
部１の送信バッファ１０からの８ビットパラレル送信デ
ータは、シリアルインターフェース部２によりスタート
ビットおよびストップビットとパリティビットとを付加
されてシリアル送信データとして送信制御部４に転送さ
れ、送信制御部４からドライバ部５を介して伝送路に送
出される。そして送信制御部４からのシリアル送信デー
タとレシーバ部７からのシリアル受信データとが競合制
御部６によりビット単位で比較され、不一致が検出され
ると、競合制御部６から送信制御部４に送信の中止が指
令される。これにより送信制御部４は、不一致が検出さ
れたビット以降の送信を中止する。

【００２２】一方、マスタクロックが分周部１３により
分周され、各部の共通クロックであるシステムクロック
としてシリアルインターフェース部２や送信制御部４や
競合制御部６などに供給される。システムクロックを供
給された各部は、システムクロックの周波数に比例した
速度で動作する。ところで、図２（Ａ）に示すフレーム
状態が優先コード（ＰＲ）の期間は、通信制御部１のフ
レーム状態レジスタ１２から制御信号生成部１４に供給
される状態信号（図２Ｃ）はローレベルである。優先コ
ード（ＰＲ）のストップビット（ＳＴＰ）が終了するｔ
１　のタイミングでシリアルインターフェース部２から
制御信号生成部１４にストップビット終了パルス（図２
Ｄ）が送出されるが、状態信号（図２Ｃ）がローレベル
であるため、制御信号生成部１４はｔ１　のタイミング
でローレベルをラッチする。したがって制御信号生成部
１４から分周部１３に供給される分周比制御信号（図２
Ｆ）はローレベルのままであり、分周部１３の分周比（
図２Ｇ）は４分周のままである。自己アドレス（ＳＡ）
のスタートビット（ＳＴ）の時点で通信制御部１のフレ
ーム状態レジスタ１２から制御信号生成部１４に供給さ
れる状態信号（図２Ｃ）がハイレベルに立ち上がる。自
己アドレス（ＳＡ）のストップビット（ＳＴＰ）が終了
するｔ２　のタイミングでシリアルインターフェース部
２から制御信号生成部１４にストップビット終了パルス
（図２Ｄ）が送出され、状態信号（図２Ｃ）がハイレベ
ルであるため、制御信号生成部１４はｔ２　のタイミン
グでハイレベルをラッチする。したがって制御信号生成
部１４から分周部１３に供給される分周比制御信号（図
２Ｆ）がハイレベルに立ち上がる。分周比制御信号（図
２Ｆ）がハイレベルになると分周部１３の分周比（図２
Ｇ）が即座に２分周になるため、相手アドレス（ＤＡ）
以降のデータの送受信は優先コード（ＰＲ）および自己
アドレス（ＳＡ）に比して２倍の伝送速度で行なわれる
。制御信号生成部１４から分周部１３に供給される分周
比制御信号（図２Ｆ）はフレームの終了までハイレベル
を持続するため、分周部１３の分周比（図２Ｇ）は２分
周を持続するが、通信制御部１のフレーム状態レジスタ
１２から制御信号生成部１４に供給されるリセット信号
（図２Ｅ）にフレーム終了後のｔ３　のタイミングでパ
ルスが送出されるので、分周比制御信号（図２Ｆ）がロ
ーレベルとなり、分周部１３の分周比（図２Ｇ）は再び
４分周となる。

【００２３】このように、フレーム内の競合制御に関与
しないキャラクタコードを第１の伝送速度αよりも高速
（本実施例では２倍）の第２の伝送速度βで伝送するの
で、勝ち残り式のＣＳＭＡ／ＣＤ制御を問題なく行なう
ための伝送遅延時間ｄの制約を受けることなく通信の実
効速度を高速化できる。また従来の通信装置に伝送速度
可変部３を増設するだけの簡単な構成で、上記動作を実
現できる。またラッチ回路からなる制御信号生成部１４
を設けるだけの簡単な構成で、伝送速度の可変タイミン
グを正確に制御できる。

【００２４】なお上記実施例においてはキャラクタコー
ド単位で伝送速度を変化させたが、これは通信方式に応
じて各種の変形が可能である。

【００２５】

【発明の効果】以上説明したように本発明によれば、勝
ち残り式のＣＳＭＡ／ＣＤによりメディアアクセス制御
を行なう通信装置において、伝送ディジタル信号の伝送
速度を可変させる伝送速度可変部を設け、伝送ディジタ
ル信号のうち勝ち残りを決める競合制御に関与するビッ
ト列を第１の伝送速度で伝送し、競合制御に関与しない
ビット列を第１の伝送速度よりも高速の第２の伝送速度
で伝送する構成としたので、勝ち残り式のＣＳＭＡ／Ｃ
Ｄ制御を問題なく行なうための伝送遅延時間の制約を受
けることなく、通信の実効速度を高速化できるという優
れた効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例における通信装置のブロック
図である。

【図２】本発明の一実施例における通信装置のタイミン
グチャートである。

【図３】本発明の一実施例における通信装置で用いるフ
レームフォーマットの説明図である。

【図４】ＨＢＳにおけるフレーム構成およびキャラクタ
構成の説明図である。

【図５】競合制御の原理説明図である。

【図６】競合制御時における衝突検出可能範囲の説明図
である。

【符号の説明】 ３　　　　伝送速度可変部 １３　　　　分周部 １４　　　　制御信号生成部

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　勝ち残り式のＣＳＭＡ／ＣＤによりメ
   ディアアクセス制御を行なう通信装置において、伝送デ
   ィジタル信号の伝送速度を可変させる伝送速度可変部を
   設け、前記伝送ディジタル信号のうち勝ち残りを決める
   競合制御に関与するビット列を第１の伝送速度で伝送し
   、前記競合制御に関与しないビット列を前記第１の伝送
   速度よりも高速の第２の伝送速度で伝送する構成とした
   ことを特徴とする通信装置。
2. 【請求項２】　　伝送ディジタル信号が、８ビットのデ
   ータと調歩同期を取るためのスタートビットおよびスト
   ップビットと誤り検出用のパリティビットとからなるキ
   ャラクタコードを複数個組み合わせて構成されたフレー
   ムであり、このフレームの先頭から任意数のキャラクタ
   コードの前記各８ビットのデータが競合制御に関与する
   ビットを兼ねている場合に、前記任意数のキャラクタコ
   ードを第１の伝送速度で伝送する構成としたことを特徴
   とする請求項１に記載の通信装置。
3. 【請求項３】　　伝送速度可変部が、送信中または受信
   中に送信または受信を行なうキャラクタコードの種類を
   デコードして分周比制御信号を出力する制御信号生成部
   と、この制御信号生成部からの分周比制御信号に応じた
   分周比でマスタクロックを分周してシステムクロックと
   して出力する分周比可変式の分周部とにより構成されて
   いることを特徴とする請求項２に記載の通信装置。
4. 【請求項４】　　制御信号生成部が、送信中または受信
   中に送信または受信を行なうキャラクタコードの種類に
   より値を変える状態信号を、各キャラクタのストップビ
   ットが終了するタイミングでラッチして、その結果を分
   周比制御信号として出力する構成であることを特徴とす
   る請求項３に記載の通信装置。