JPS5863253A

JPS5863253A - デコ−ド・ロジツクを有するデイジタル直列インタフエ−ス

Info

Publication number: JPS5863253A
Application number: JP57163281A
Authority: JP
Inventors: ゲ−リ−・ジエイ・ゴス; ロバ−ト・ジ−・エイチ・モ−レス; ランドル・デイ−・ヒンリツチス; ト−マス・オ−・ホルテイ−
Original assignee: Honeywell Information Systems Italia SpA; Honeywell Information Systems Inc
Current assignee: Bull HN Information Systems Italia SpA; Bull HN Information Systems Inc
Priority date: 1981-09-23
Filing date: 1982-09-21
Publication date: 1983-04-15
Also published as: EP0075480A3; YU211382A; AU8809282A; EP0075480A2; KR840001725A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の分野）こめ発明は一般的にはコンピュータ通信システムに関し
、特に通信チャネルからの直゛列データを受信し、デフ
ードするための直列通信インタフェースに関するもので
ある。

（先行技術の一般的な説明）２個所の間で情報を伝送するためには、送信機、通信チ
ャネルおよび受信機を設けることが必要である。送信機
は、人または機械によって発生された情報を通信チャネ
ル上を移行する電子的な信号に変換させることができな
ければならない。チャネルは該信号を最少の歪みをもっ
て受信機に対して搬送する。受信機は次いで該信号を元
の形式に戻すために再変換する。コンピュータ通信にお
いて、２進データのビットは、普通は電子的装置の間で
電流または電圧の変化によって伝送される。

データは、単一ライン上を１直列１に１または、何本か
のライン上を一時に田並列欝に伝送される。

伝送は”同期的１１なものでよく、このときＫは、情報
の各ビットの正確な出発または到着時間が予測されうる
ものであり、または、それらは１非同期的”なものでよ
く、このときには、非一様なレートで伝送される。デー
タもまた並列的に伝送されるものであって、ここではキ
ャラクタを表わすビットの組の各ビットはそれ自身のワ
イヤを有している。同期的モードにおいては、−ストロ
ーブ１または”クロック”リードと呼ばれる付加的なワ
イヤで、ビットの全てが夫々のワイヤ上に存在すること
を告知して、ワイヤ上の電圧がサンプルされうるように
される。コンピュータでは、これらの伝送のモードの双
方が用いられる。データが物理的に近接している装置間
で伝送されるべきであるときには、並列的々送受信が一
般には用いられる。しかしながら、これらの装置間の距
離が増大するにつれて、多重のワイヤは高価になるばか
りではなく、長大なワイヤ上での適正なドライブおよび
信号の受信についての増大された困難性により、ライン
・ドライバおよび受信機の複線性が増大することになる
。そのために、比較的複離な送信機および受が機を正当
化させるように、通信媒体のコストが充分に高いときで
は、直列的な伝送が一般に用いられるものであって、こ
こでは、キャラクタを表わすビットを直列化させ、それ
らを単一のライン上で伝送し、そして、受信端において
それらを並列形式に再構成するようにされる。

これらの理由のため、大力のデータ通信の適用において
は、直列的な伝送が並列的な伝送に対して、より好適な
ものとされている。

あるコンピュータ装置では、交番する電流信号が情報を
搬送するアナログ的な環境で操作されるものがある。し
かしながら、現用されている大力のコンピュータはディ
ジタル・コンピュータであって、これらは直流（ｄ、ｃ
、）パルスまだはｄ、ｃ、パルスに変換されたａ、ｅ、
信号がデータを表わすために使用されるべきことを必要
としている。ｄ、ｃ。

パルスは、オン・オフまたはマーク・スペース構成を形
成している・。（規約により、電流が流れているアイド
ル状態は″Ｐ状態または”マーク“状態と呼ばれる。そ
して、電流状態の欠けていることは”ゼロ”状態または
”スペース１状態と呼ばれる。）データ伝送がｄ、ｃ、
信号について行われるとき、伝送ラインは、送信または
受信端子とそれをインタフェースするアダプタにおいて
直接的に終端される。他方、周波数シフト・キイイング
の如きａ、ｃ、信号技術が用いられるときには、送信ア
ダプタからのｄ、ｃ　、信号は変調器においてａ。

Ｃ１に変換され、そして、回路の受信端の復調器におい
てｄ、ｃ、に再変換される。これらの１変調１および７
復調”回路は、しばしば、”モデム（ｍｏｄｅｍ）″と
呼ばれる単一の回路に組合わされている。モデムは、デ
ータ処理機器および通信設備の間の必要な互換性を与え
る。それらは多くの形式のものがあり、本来的に単一、
本来的に半二重、または全二重のものである。データ・
セットは、自動ダイアル操作のために必要とされるよう
な付加的なコントルール能力をもつモデムであ、する。

このタイプの機器によると、コンビエータは商用の通信
チャネルを用いて相互に通信することが可能である。

しかしながら、コンピュータ・システムはそれ自身のシ
ステム−内の諸種の・・−ドウエア装置とも通信しなけ
ればならない。例えば、プロセッサは、カード・リーグ
、テープ・ドライブ、ディスク・ドライブ、ターミナル
、テレ！リンク等の入力装置と通信しなければならない
。しばしば、これらの装置は遠隔の個所に配されている
。例えば、生産および在庫情報を収集するだめの工場デ
ータ収集ターミナルは建屋の製造施設内に配されており
、これに対し、中央プロセッサは建屋の事務施設内に配
されている。これらの距離が一般的に４６０−５５０メ
ートル（１５００−ｔｓｏｏフィート）以下であるとき
、システムの諸種の・・−ドウエア内での情報伝送が可
能であり、また、データ・セットについては１（１）ビ
ット（パルス）−オリエンテッドのプロトコル）または
、（２）キャラクタ−オリエンテッドのプロトコルのデ
ータを用いてなる同期的な伝送によることが可能であっ
た。−ビット−オリエンテッド１および”キャラクタ−
オリエンテッドなる用語は、インタフェースのために参
照されるものではなく、インタフェースのコントロール
のために参照されるものである（リンク−レベル・プロ
トコル）。キャラクタ−オリエンテッド・ブ＋−）フル
においては、全てのデータは曽キャラクタ”に組立てら
れねばならず、所定のキャラクタ・コード（コントロー
ル・キャラクタ）がインタフェースを通るダイアログを
コントロールするだめの特別な意味を割当てられる。こ
のプロトコルによれば、チャネルを通してビットの任意
なシーケンス（純粋な２進データ）を伝送することは不
可能であり、むしろ、データは、伝送されるために、先
ずＡＳＣＩＩまだはＥＢＣＤＩＣ（ＩＢＭ）の如き交換
コードにコード化されねばならない。ビット−オリエン
テッド・プロトコルにおいては、データは伝送されると
きにインタフェース・７・−ドウエアによって修正され
て、所定のビット・シーケンスが生起することのできな
いようにされる。５ＤＬＣ／ＨＤＬＣにおいては、５個
以上の１のビットが順次には生起しないような修正がな
される。更に、データはフレームと呼ばれる任意長のブ
ロックで伝送され、インタフェース・ノ１−ドウエアは
、特有のビット・シーケンス（即ち、上述の修正により
、それ以外では生起しないもの）をもつ各フレームに先
行する（そして終端する）。Ｓ　ＤＬＣ／ＨＤ　ＬＣに
おいて、フラグと呼ばれるこのシーケンスは、１個のゼ
ロ・ビットによって先行され、そして追従される６個の
１ビツトから成っている。この８ビツトのシーケンスは
、それがどこで生起しても、常にフラグとして解釈され
ることが注意される。このタイプのプロトコルにおいて
、リンク・レベルのコントロール情報は直ちにフラグに
追従し、そして、次に、実際のデータ（若しあれば）に
よって追従される。ビット−オリエンテッド・プロトコ
ルにより、データは、非同期的（スタート・ストップ）
モードではなく、常に同期的モードで伝送される。

ビット−オリエンテッド・プロトコルによって、コンピ
ュータとデータ・セットとの間で伝送される情報は単一
のヒツトである。これは、コンピュータがキャラクタを
伝送しようとするとき、それは、当該キャラクタを個別
のビットに分けて、それらのビットにスタートおよびス
トップ・ビットを加えたものをインタフェース忙対して
適正な時間インタバルブで、例えば、２２ミリ秒毎に１
ビツトを、出力するようにしなければならないことを意
味するものである。インタフェースかう、該ビットをデ
ータ・セットに伝送され、ここで、該ヒツトがＪＷであ
ればマーク・パルスに、また、該ビットが１ゼロ１であ
ればスペース・パルスに変換される。入来するキャラク
タ、パルス、シーケンスでは、データ・セットは各パル
スを２進デインツトに変換し、該ディジットをインタフ
ェースに通して、次に、それをコンピュータへと通すよ
うにされる。コンピュータは、適正な時間インタバルで
各ヒントを受入れるようにされていなければならない。

また、スタートおよびストップ・コ／トロール・ビット
を除去するように注意して、それが受信した個別のビッ
トからキャラクタを組立てるよう忙しなければならない
。

同期的伝送において用いられる第２のタイプのインタフ
ェースは、キャラクタ−オリエンテッド・インタフェー
スである。ここに、それは諸種ビットおよびタイミング
操作を遂行するインタフェースである。通信ラインから
コンピュータに対する入力で、それは、データ・セット
からのビットを受信し、キャラクタを組立て、そしてス
タートおよびストップ要素を除去するインタフェースで
ある。インタフェースがコンピュータに対してデータを
提供するの社、完全なキャラクタが受信されたあとだけ
である。ラインに対するコンピュータの出力で、コンピ
ュータはインタフェースに対して完全なキャラクタを提
供する。そして、インタフェースの機能は、キャラクタ
を個別のビットに分け、スタートおよびストップ・ビッ
トを加え、そして、該ビットをデータ・セットに対して
適正なレートで伝送することである。このタイプのイン
タ７エースは、コンピュータ・シスチムニ対スる負荷を
著しく軽減する。キャラクタ・インタフェースは、ビッ
ト・インタフェースより多くの作業をするものであり、
また、予想されるように、それはより高価なものである
。

これらのインタフェースはマルチプレクサとしての機能
を果すものであり、また、ユーザがコンピュータに対し
ていくつかの装置を装着することを許容するものである
。これらのインタフェースなしでは、ユーザはシステム
における各通信装置のだめのチャネルまたはポートを割
当てねばならないことになる。これら２個のタイプのイ
ンタフェースが共通にもっている第２の機能は、データ
・セットの論理レベルをコンピュータの論理レベルに変
換させるための能力である。最後に、インタフェースの
第３の機能は、コンピュータとインタフェースに装着さ
れたデータ・セントとの間で情報を伝送することである
。

現在では、同期的または非同期的通信のいずれかにおい
て必要とされる機能を遂行するＬＳＩ　（大規模集積化
）半導体チップ上の通信インタフェースを販売している
いくつかの製造業者が存在する。

ひとツノタイプのものは）Ｉｎｔｅｌ、　Ｔｅｘａｓ　
Ｉｎｓｔｒｕｍｅｎｔｓその他のような製造業者から商
業的に入手されうる’　ＵＳＡＲＴ”　（Ｕｎｉｖｅｒ
ｓａｌ　５ｙｎｃｈｒｏｎｏｕｓ　ＡＳｙｎｃｈｒｏｎ
ｏｕｇ　Ｒｅｃｅｉｖｅａｎｄ　Ｔｒ＠ｎ＋５ｍ１ｔ　
）として知られている。同様な機能を果す別異のタイプ
のものは”ＳＩＯ”として知られておシ、Ｚｉｌｏｇか
ら入手することができる。ＳＩＯまたはＵＳＡＲＴをど
の製造業者が製造するかに関係なく、通常は、コンピュ
ータに対する受信キャラクタを伝送する８本のリードと
、コンピュータが通信ライン上での伝送のためにキャラ
クタを配することのできる８本のリードとが存在する。

また、受信するキャラクタはコンピュータによる読出し
のために利用可能なものであることを指示し、そして、
送信機はコンピュータが伝送のだめのキャラクタを負荷
するために利用可能なものであることを指示する付加的
なリードがある。別異−のリードは、オーバランおよび
アンダランのエラー指示を与える。あるインタフェース
には、また、キャラクタ毎のビット数、および、パリテ
ィ操作が可能化されるかどうかを決定するリードが含ま
れている。

パリティが用いられるとき、あるチップには当該パリテ
ィが奇数であるかまたは偶数であるかを決定するリード
が含まれている。

これらの先行技術のシステムは、一般的には、コンピュ
ータ・システムであって、該システム内の諸種のハード
ウェアは１５００−１８００フイ一ト以内で配されてい
るものにおけるディジタル・データの伝送には効果的に
機能されるものである。より大きい距離においては、ラ
インのＤＣおよび皮層効果抵抗による信号の有意な歪み
があり、また、信号のタイミング変移の有意な損失がは
っきりしなくなることがある。

モデムおよびデータ・セットの如き高価な機器を用いる
ことなくコンピュータ・システム内でハードウェアと通
信するために、新らしいアブＯ−チでは、アナログ送受
信回路およびディジタル送受信１２７２回路とともに同
軸ケーブルが用いられる。

（発明の目的）したがって、この発明の主要な目的は、改良されたコン
ピュータ通信システムを提供することにある。

この発明の別異の目的は、改良されたコンピュータ内ま
たはコンピュータ間通信システムを提供することにある
。

この発明のなお別異の目的は、ディジタル電子的信号を
デコードするだめの改良さ、れたディジタル受信ロジッ
ク回路を提供することにある。

（発明の要約）この発明の上記および別異の目的によると、データを表
わす入来電子信号をデコードし、クロック信号をデータ
信号と同期をとらせるだめの・・−ドウエア回路が提供
される。

データ送受信のために使用されるコードは次のとおりで
ある。

（１）　　ゼロのみがパルスとして伝送される。１のた
めにはパルスはない。

（２）パルスは反対方向に交番する。

コード化されたゼロが受信される毎に、およそ１ビツト
のＶｌ　６だけ時間的に分離されているパルスを発生さ
せるための回路が提供される（データは、正常には、１
６倍のクロックの１Ａ６において受信される）。

伝送されたパルスおよび極性信号を受信するために、複
数個の７リツプ・フロップがＮＯＲゲートに結合される
。また、フリップ・フロップの出力端子に結合されたＮ
ＡＮＤゲートは、受信した信号ド化の仕方は以下のとお
りである。（ａ）　０ではパルスが発生され、これに対
して、１ではパルスが発生されない。（ｂ）連続してい
るパルスは反対極性になっている。即ち、送受された第
１のパルスは正であり、これに対して、送受された次の
パルスは負である。このコード化の仕方を例示するため
に１０１１＋０１１００なるパターンを伝送しようとし
ているものとする。ビット・タイム１において遭遇され
る第１のＯはパルスを発生させる。各パルスは、ビット
・タイ、ムの巾のおよそＶ４である。１ではパルスが発
生されないことから、遭遇された次の０では、先行する
パルスと反対極性のパルスが発生される。次の２個の１
ではパルスが発生されないけれども、次いで２個の連続
した０があり、ここにおいて、初めの０では先行するパ
ルスと反対極性のパルスが発生され、そして、次のパル
スではその反対極性のパルスが発生される。

ここで第１図を参照すると、ディジタル送受信ロジック
１０３とアナログ送受信ロジック回路１０４との間のデ
ィジタル・インタフェース信号は、４個の信号から成っ
ている。２個の信号を送信のために用いられ、２個の信
号は受信のために用いられる。送信のための一方の信号
は極性指示１０７の方向のフン）ｃ＝−ルのために用い
られ、これに対して）送信のための別異の信号はパルス
またはストローブ１０６のために用いられる。送信モー
ドにおいては、ディジタル送受信ロジック１０３は）０
が送信されるべき時点毎にパルスを発生させる。

ディジタル・パルスは一方の極性だけで送信されうるも
のであることから、出力パルスの極性を指示する方向信
号をライン１０７上で発生させるようにすることが必要
である。０が送信される毎に、極性信号は反転される。

したがって、ストローブおよび極性信号がアナログ送受
信回路１０４　Ｋよって受信されたとき、該アナログ回
路は、極性信号がプラスのときには正のノよハスを、ま
た、極性信号がマイナスのときには負の／々ルスを発生
させる。

この発生されたアナログ信号は、次い、で、同軸ケーブ
ル・ハス１０５上に配せられる。

受信モードにおいても２個の信号が存在する。

一方の信号１０８はプラスのデータ信号ＲＸＤを搬送し
、これに対して、次の信号１０９はマイナスのデータ信
号−ＲＸＤを搬送する。ディジタル送受信ロジック１０
３によって受信されている正のノくハスが存在するとき
、プラスのＲＸＤ　１０８上に・（ハスが生成される。

ディジタル送受信ｑ）ツク１０３によって受信されてい
る負のノ（ハスが存在するとき、マイナスのＲＸＤライ
ン１０９上に負の）（ハスが生成される。ｔＪｓＴＡＲ
Ｔ／ＳＩＯ１０２は、Ｚｉｌｏｇ　ＳＩＯｌ　イア’　
（Ｄもノテアル。それは、ＴＸＤライン１１０およびＲ
ＸＤライン１１１上において、夫々に、ディジタル、デ
ータを送受信する。それは、また、７５０　ｋＨｚのク
ロック発生器１０１から、ＴＸＣライン１１２上で、ク
ロック・パルスを受信する。７５０　ｋＨｚのクロック
発生器は、その入力１１４において１２ＭＨｚのクロッ
ク・パルスを受信する２進カウンタ以外のものではない
。該２進りｐツク・カウンタは４段のものであって、実
際には１２ＭＨｚの周波数を１６で除してニア５０　ｋ
Ｈｚの周波数が与えられるよ゛うにされている。このこ
とは、１２，０００　ｋＨｚの周波数（１２ＭＨｚ　）
が第１段において、６，０００　ｋＨｚに分割され、第
２段において３，０００　ｋＨｚにされ、第３段におい
て、１，５００ｋＴ（ｚＫされ、最後に第４段において
７．５０ｋＨｚにされる（図示されない）ことをみれば
、容易に明らかにされるものである。しだがって、７５
０　ｋＨｚのりｐツク発生器１０１は、送信クロック信
号ＴＸＣおよび受信りｐツク信号ＲＸＣを生成させる。

ここで第２図を参照すると、２個のＴｅｘａｓ　Ｉｎｓ
ｔｒｕｍｅｎｔｓ（Ｔ、１．）の負極性ＮＯＲ／正極性
ＮＡＮＤゲート２０１および２０２が示されており、そ
れらの出力はＴ、１．タイプの７４　Ｘ　１７５のクア
ッドＤ−タイプのフリップ・フロップ２０３および２０
５にそれぞれに結合されている。（これもまた、７４０
０．７４８００および７４ＬＳＯＯり１ブのいずれでも
よい。）スリップ・７０ツブ２０４のＤ入力は、フリッ
プ・フロップ２０３のＱ出力に結合されている。これは
、フリップ・フロップ２０４のＱ出力とともに、Ｔ、　
１．タイプの７４８０ＯＮＡＮＤゲート２０７に供給さ
れる。スリップ・フロップ２０５　ト２０６、およびＮ
ＡＮＤゲート２ｏＪ３は正確に同様な態様で構成されて
いる。フリップ・フロップ２０３−２０６は、直列イン
タフェースにおける名目的なヒント・レートの１６倍で
クロックされており、ＮＡＮＤゲート２０７および２０
８とともに同様なディジタル・ディフ了しンシエイタを
形成している。

ＮＡＮＤゲート２０７は、ＮＡＮＤ　２０１の入力にお
°いて生じるいずれの負のパルス（名目的には、ビット
・タイム巾のＶ４）よりわずかにあとで（ヒツト・タイ
ムの１／１６４で）、ビット・タイムの１／１６の巾の
負のパルスを生成させる。同じものはＮＡＮＤ２０２の
入力に関してＮＡＮＤゲート２０８の出力に加えられる
。ＮＡＮＤ　２０７および２０８の出力はＮＡＮＤ　２
０９に結合され、それら２個のいずれかが負のときに正
の出力を生成するようにされる。これは、次いで、タイ
プ（７４Ｘ１１２　）のフリップ・フロップ２１１のＪ
入力に供給される。７４Ｘ１１２−タイプのものは負の
りμツ！入力を要求するものであり、したがって、フリ
ップ・７ｐツブ２０３−２０６をクロックするために用
いられた１６倍のクロックの否定をもってクーツクされ
る。そのために、その入力はフリップ・フロップ２０３
−２０６のそれらと（およそ）同じ時点においてサンプ
ルされていることとなる。

かくして、フリップ・フロップ２】１は、その入力が適
当なディジタル・ディファレンシエイタによるＮＡＮＤ
２０１または２０２のいずれかの入力における入力パル
スの検出のために正になっているときに、ビット・タイ
ムの１７１６のインタバルの終りにおいてセットされる
（０に等しいデータを指示する）ようにされる。７リツ
プ・７０ツブ２１１のに入力状、後述される第３図の回
路の動作による各ヒツト・タイムにおける、ビット・タ
イムの第２のＬ／１６のインタバル（タイム０１）の間
に正に々るタイプ７４ＸＯ２のＮＯＲゲート２１０の出
力によって供給される。かくして、フリップ・フロップ
２１１はタイム０１の終りにおいて、１状態に等しいデ
ータにり帰する（まだは留まる）。

フリップ・フロップ２０４のＤおよびＱ端子は、Ｔ、１
．−タイプ７４ＸＯＯの正極性ＮＡＮＤゲート２０７の
入力に結合されている。フリップ・フロップ２６６のＤ
端子およびＱ端子もまたＴ、　Ｉ　、−タイプ７４ＸＯ
ＯのＮＡＮＤゲート２０８の入力端子に結合・されてい
る。

フリップ・フロップ２０５の１ｉｆｔ子はＮＡＮＤゲー
ト２０８の入力端子に結合されている。ＮＡＮＤゲート
２０７および２０８の出力端子は、夫々に、Ｔ、１．−
タイプ００のＮＡＮＤゲート２０９の入力端子に結合さ
れている。ＮＡ　ＮＤゲート２０９の出力端子は、Ｔ、
！、　−タイプ５１１２のデュアル式Ｊ−に負極端トリ
ガ型フリップ・フＧ＋７プ２１１のＪ入力端子に結合さ
れている。Ｔ、■、−タイプ０２の正極性ＮＯＲゲート
２１０の出力端子はフリップ・フロップ２１１のＲｉｌ
子に結合されている。Ｔ、１．−タイプ８１６１のタイ
プの同期式４ヒツト２進直接クリア・カウンタ２１２は
、その高順位の出力端子をＴ、１．−タイプ０２の正極
性ＮＯＲゲート２１３に結合させている。負極性ＡＮＤ
ゲート２１３の双方の入力端子はＮＯＴの結果を生ずる
ように結合されていることがら、そのゲートは実効的に
は負極性のＡＮＤゲートである。

ここで第３図を参照すると、Ｔ、１．７４Ｘ１６１−タ
イプの同期式の４ビツト２進直接クリア型カウンタ３０
０７５ｒ示されている。（このカウンタは、全ての別異
の部品がここに開示されているように、Ｔｅｘａｓ　Ｉ
ｎｓｔｒｕｍｅｎｔｓによって刊行された、遍１里坦―
験１組−強壇史の第２版において説明されている。）簡
単にいえば、カウンタ３００には、クーリア端子ＣＬお
よび２個の可能化端子ＴとＫが設けられている。それに
は、また、負荷およびリセット端子り、Ｒが夫々に設け
られている。データ端子はＡ、Ｂ、Ｃ，Ｄである。これ
に対し、出方端子はＱ、、Ｑｂ、ＱｃおよびＱｄである
。Ｑｄは最上位ピッ）　（ＭＳＢ　）の出方を表わして
おり、これに対し、Ｑａは最下位ピッ）（ＬＳＢ）の出
力を表わしている。入力端子りおよび”Ｂは永久にワイ
ヤ付けされて、論理１の入力を生じるようにされている
。

入力端子Ｃはワイヤ付けされ、接地されることにより論
理０の入力を生じるようにされている。入力端子Ａは、
入力信号ＲＸＤ−にしたがって、１または０のいずれか
である。入力信号ＲＸＤ−が論理０であり、負荷端子り
が低であるものとすれば、２進数１０１０　（１０進数
の１０）がカウンタ３００に負荷される。他方、同様な
状態が優勢であって、入力端子ＲＸＤ−が２進１である
ものとすれば、２進数１０１１（１０進数の１１）がカ
ウンタ３００に負荷される。後述されるように、このカ
ウンタは、該カウンタに負荷された数にしたがって、ク
ロック・タイムを短縮、伸長または同じままに留めるこ
とを許容することのいずれかによって、りｐツク・パル
スをデータ・パルスと同期をとらせるために使用されう
るものである。

Ｔ、１．−タイプ１０の３人力正極性のＮＡＮＤゲート
３０１はその出力をカウンタ３００の可能化端子Ｔのひ
とつに結合させている。カウンタ３００の別異の可能化
端子Ｐは、ＮＯＴ入力とともに３人力負極性のＮＯＲゲ
ートを形成するように示されているＴ、Ｉ。

−タイプ１０の３人力正極性のＮＡＮＤゲート３０２の
出力に結合されている。これに加えて、この信号はまた
九つンタ３００の負荷端子りに結合されている。負極性
ＮＯＲゲート３０２のひとつの入力端子は正極性ＮＡＮ
Ｄゲート３０１の入力端子に結合されている。負極性Ｎ
ＯＲゲート３ｏ２の別異の入力端子はＴ、１．−タイプ
ＯＯの正極性ＮＡＮＤゲート３０３の出力端子に結合さ
れている。なお、負極性ＮＯＲゲート３０２の第３の入
力端子はＴ、１．−タイプｏｏの正極性ＮＡＮＤゲート
３０４の出力端子に結合されている。

カウンタ３００のＱｄ端子はＴ、　Ｉ　、−タイプｏｏ
の正極性ＮＡＮＤゲート３０５の入力に結合されている
。

カウンタ３００のＱｅ端子はＴ、１．−タイプ７４Ｘ１
３９のデュアル式２−４ライン・デコーダ３０６のＧ入
力端子に結合されている。カウンタ３００（’＞Ｑａお
よびＱｂ出力端子は、夫々に、デコーダ３０６のＡおよ
びＢ端子に結合されている。

ＮＡＮＤゲート３０１および３０２の各々の１人力は、
負極性の真の送信要求（ＲＴＳ−）に結合されている。

この信号はＺｉ　ｌｏｇ　−８１０から生じて、送信操
作の間は低に、また、受信操作の間は高になるようにさ
れる。送信操作の間、ＲＴＳ−が低になっているとき、
ＮＡＮＤ　３０１および３０２の出力は高に留まり、カ
ウンタ３００に対するＴ、ＰおよびＬ入力は全て高であ
るという結果が生じて、並列的な負荷操作を禁止してカ
ウント操作を可能化させる。カウンタ３００に対するク
ロック入力は、前述されたように、同様な１６倍のりｐ
ツクが供給され、Ｔ、ＰおよびＬの高入力とともに、カ
ウンタは簡単に連続的にカウントをして、クロック・レ
ートの１／１６またはビット・レートの１倍にあたる出
力ＴＸＣ＋をそのＱｄ（ＭＳＢ　）端子に生成させるに
の信号は、次いで、ＳＩＯに伝送されて、それと同期さ
れた直列データが出力される。信号ＴＸＣ＋はゲート３
０５で反転されて信号ＲＸＣ＋が生成され、これもまた
８ＩＯに伝送されて、その止端サンプル・データは受信
モードにおいてＳＩＯに入力される。カウンタ３００は
、また、各ビット・タイムを、最上位出力（ＴＸＣ十）
の負端から始壕るＴＩ蛇ｂＯ〜ＴＩ避１５と呼ばれる１
６個のインタバルに細分する。タイプ７４Ｘ１３９のデ
コーダ３０６は、これらの状態中の８個を部分的にデコ
ードする役割を果す。そのＡおよびＢ入力はカウンタ３
００の最下位２ビツト（ＱａおよびＱｂ）に結合され、
一方、その禁止（Ｇ）入力はカウンタ倉００の最上位の
次のビット出力（Ｑｃ）に結合されている。

デコーダ３０６は、かくして、ＴＩＭＥ０４〜ＴＩＭＥ
Ｏ７の間およびＴＩＭＥ１２〜ＴＩｇ　１５の間は禁止
され、それ以外では可能化される。カウンタ３００の最
下位２ビツトをデコードするように操作されていること
から、そのｙ（、出力（ＴＩＭＯＲ８−）はＴＩＭＥＱ
Ｑ　ｉたけＴＩＭＥ　０８の間は低になり、そのＹ、出
力（ＴＩＭＩＲＧ−）はＴＩＭＥＯＩまたはＴＩＭＥ　
０９の間は低であり、そのＹ２出力（ＴＩＭ２ＲＡ、）
はＴＩＭＥ　０２また位ＴＩＭＥ　１００間社低になり
、そして、そのＹ３出力（ＴＩＭＥ３１Ｂ−）はＴＩＭ
Ｅ０３またはＴＩＭＥ　１１の間は低になる。これらの
出力は、次いで、カウンタ３００の最上位出力（ＴＸＣ
＋／ＲＸＣ＋　）と組合わされ、カウンタ３０００１６
個の状態の、ＴＩＭＥ　００〜ＴＩＭＥ　０３および’
ｌ”１ＭＥ　０８Ｉ〜ＴＩＭＥ　１１の８個の状態のいずれでも完全にデコ
ードするようにされる。このやり方で、前述された第２
図ノＮＯＲケート２１０は、その出力力ＴＩＭＥＯ）の
間に高になるようにされている。

カウンタ２１２（タイプ７４Ｘ１６１　）は、受信した
データの存在／不存在を検出するために用いられる。カ
ウンタ２１２はＲＸＣ＋によってクロックされる。受信
したデータが存在しないとき、カウンタ２１２のＴ、Ｐ
およびＲ入力に結合されているＲＸＤ　＋信号は高にな
る。これでカウンタはカウントされる。カウンタ２１２
の最上位ビットは、ゲート２１３（これはタイプ７４Ｘ
Ｏ２のＮＯＲとして示されているけれども、どのような
反転ゲートでもよい）によって反転されて、信号ＤＣＤ
＋を生成させる。カウンタ２１２がカウント８に達した
とき（または、たまたま、初期的に８と１５との間の状
態にあったとき）、信号ＤＣＤ＋は低になり、あとで示
されるよ’）　Ｋ　、ＴＩＭＥ　０９においてビット、
クロック、カウンタ３００を停止させる。双方のカウン
タは、第１のゼｐ・ヒツトが受信　されるまで、この状
態に留まる。このとき、ＲＸＤ＋は前述されたように低
になり、また、カウンタ２１２はそのＲ入力を低にする
ことによってクリアされるようになる。

これで、その最上位ピント出力は低になるようにされ、
また、ゲート２１３を介吟て、信号Ｉ）ＣＤ十が高にな
るようにされる。これは後述されるようにカウンタ３０
０を可能化させる。７個以上の連続的な１のヒツトが検
出されない限、す、これらの状態が優勢になる。即ち、
カウンタは１０ビツトをカウントするけれども、ゼロの
ビット毎にリセットされて、信号ＤＣＤ＋が高に留まる
ことになる。伝送の終りにおいて、ラインはアイドル（
データ・パルスなし）になり、８個の連続的な１のとき
に信号ＤＣＤ＋は再び低になって、カウンタ３００を再
度停止させる。

ここで第４図を参照すると、伝送モードにおいて、クロ
ック’ｒｘｃ＋の負端は活性端であり、５ＩＯＡのため
、ＴＸＣの負端の゛あと３００ナノ秒以内に、データは
有効なものとなる。ゲート４０２は、ＳＩＯからの伝送
データ出力が偽′（ゼロ）であり、ＲＴＳ　−が低であ
る（伝送モード）であるときはいつでも正出力を生成さ
せる。この出力は、負端でトリガされるタイプ７４Ｘ１
１２のフリップ・７ρツブ４００のＪ入力に結合され、
その入力はりＲ７り入力における信号ＲＸＣの降下端に
よってサンプルされる。

ＴＸＣの上昇と一致しているＲＸＣの降下は、データは
、それが有効になったあとＶ２ビット・タイムにおいて
（７５０にヒツト・レートにおけるＴＸＣの降下から６
６７ナノ秒）サンプルされるものであることを意味して
いる。

ゲート４０３は、ＴＩＭＥ　０３　（ＴＩＭＥＯ３また
はＴＩＭＥｌｌでＴＸＣが低）の間に正の出力を生成さ
せる。

この出力は１６倍のクロックの否定とゲート４０４によ
ってＡＮＤがとられ、デコード・スパイクおよびその出
力を排除し、ＴＩＭＥ　０３の第２半期の間は低になっ
てフリップ・フロップ４００をリセットする。かくして
、フリップ・フロップ４００は、伝送されるゼロ・ビッ
ト毎に、およそ１１＋・青のビット・タイムの間（ＴＩ
ＭＥ　０８の始めから後続の’ｌ’ＩＭＥ０３の半分ま
で）セントされる。

２リツプ・フロップ４００（ストローブ）のＱ出力は、
そのＪおよびに入力が常に高にされているタイプ７４Ｘ
１１２の負端でトリガされるフリップ・クロック４０１
のりｐツク入力に結合され、かくして、その出力は５Ｔ
ＲＯＢＥ信号の降下端毎に状態を反転させ、また−１極
性コントｐ−ルとして用いられる。

ここで第４図を参照すると、Ｔ、１．−タイプＬ８１１
２のデュアル・Ｊ−に式の、負端でトリガされるフリッ
プ・フロップは、そのＪ入力端子が、Ｔ、１．−タイプ
０２の正のＮＡＮＤゲート４０２の出力に結合されるよ
うにされている。フリップ・フリップ４００のリセット
入力端子は、ＮＡＮＤゲート４ｏ４の出力に結合されて
いる。ＮＡＮＤゲート４ｏ４の一方の入力は、Ｔ、１．
−タイプ０２の正極性ＮＯＲゲート４０３の出力に結合
されている。

第２〜５図を再び参照して、この発明の操作について、
より詳細に説明される。第２図で、フリップ“７０ツブ
２０３．　２０４．　２０５．　２０６は、それらの入
力および出力ゲート２０１．２０２．２０７と２０８お
よび２０９とともに論理的差動回路が形成されて、正／
負ＮＯＲゲー）　２０９　（ａ出力において、ゼロにな
ったパルスＧＯＴＡｏを発生させる。ＧＯＴＡ　６パル
スは、アップまたはダウン・データ・パルスが負極性Ｎ
ＯＲゲー）　２０１．２０２で夫々に受信　　される度
毎に発生される。７リツプ・フリップ２０３−２０６は
、１６倍のクロックまたは１２　ｍＨｚでクロックされ
る。

ゲー）　２０１．２０２の出力は、夫々に、パルスＵＰ
またはＤＮ　（負で、およそ７４ビツト・タイム４中）
がゲート２０１ｊ　２０２の入力で夫々罠受入れられた
ときに、高になる◇υ工施田敗傅箪と１［α■勺ド見す
ＪＴｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ社刊、　　１９
７６年、第２版の第７．２５３頁に示されているフリッ
プ・）ρツブ２０３−２０６の真理値表によると、Ｔ、
１．１７５−タイプのフリップ・フリップ２０３−２０
６について、Ｄ入力端子が高であり、また、クリアＲ入
力端子もまた高であるとき、クロック端子が高に切換え
られたときは）フリップ・フロップ２０３のＱ端子は高
であり、また、フリップ・フロップ２０３のＱ端子は低
である。

したがって、第２図を再び参照すると、ＮＡＮＤゲ−）
　２０１．２０２の出力端子上の正のレベル・アップと
ともに、フリップ・クロック２０３．２０５の入力端子
は低である。そのだめ、フリップ・７ｇツブ２０３．２
０５のクロック端子の上昇パルスで、Ｑ出力端子は低で
あり、また、Ｑ出力端子は高であるようにされる。フリ
ップ・フロップ２０３．２０５のＱ端子からの低出力は
、ＮＡＮＤゲート２０７．２０８の１人力に印加され、
また、フリップ・７Ｉ：Ｉツブ２０４、２０６のＤ入力
に印加される。ＮＡＮＤゲート２０７、２０８に対する
入力の一方まだは他方のいずれかが低であるとき、その
出方は高であって、正極性ＮＡＮＤゲート／負極性ＮＯ
Ｒゲート２０９の入力に印加されて、ＮＡＮＤゲー）　
２０９において負の出力が生じる。ゲー）　２０１．２
０２の出力が低に留まることから、正極性ＮＡＮＤゲー
ト／負極性ＮＯＲゲ−）　２０１．２０２の入力上のＵ
ＰおよびＤＮ信号が正である限りは、これは負に留まり
、フリップ・フロップ２０３および２０５のＱ端子は低
に留まるようにされ、正極性ＮＡＮＤゲー）　２０７．
２０８の１人力は低であるようにされて、ＮＡＮＤゲー
）　２０７および２０８においては高出力にされ、ゲー
ト２ｏ９では低出力であるようにされる。負極性ＮＯＲ
ゲート２０１の負のＵＰパルスが生じたとき、ゲート２
ｏ１の出力は高になる。この高パルスはフリップ・フロ
ンフ２０３のＤ端子に印加されて、フリップ・フロップ
２０３のＱ端子が次のりｐツク端において高になり、そ
して、フリップ・フロップ２０４のＱ端子はｌクロック
周期のあとで低になる。この１クロック周期の間に、こ
れらの出力の双方は高であって、正極性ＮＡＮＤゲート
２０７に対する入力として印加されて、ゲート２０７の
出力が低であるようにされ、これは次いでゲート２０９
に対する入力として印加されて、当該ゲートの出力が高
になるようにされる。かくして、ＵＰデデー信号がゲー
ト２０１の入力端子において受信　されたとき、ＧＯＴ
Ａ　Ｏ信号が発生される。同様な態様において、負のＤ
Ｎパルスがゲート２０２０入力端子において受信された
とキ、ＧＯＴＡＯパルスがゲート２０９の出力において
発生さハる。ＧＯＴＡ　Ｏパルスは、Ｔ、１．−タイプ
７４Ｘ１１２のフリップ・フロップ２１１のＪ入力端子
′に印加さハる。（このクリップ・）ｐツブの機能表は
）ＴＴＬ　Ｄａｔａ　Ｂｏｏｋ　ｆｏｒ　Ｄｅｓｉｇｎ
　Ｅｎｇｉｎｅｅｒｓ＊　Ｔｅｘａｓ　Ｉｎｓｔｒｕ−
ｍｅｎｔｓ社刊、第２版、第５〜３４頁に示されていも
）この機能表によると、フリップ・フロップはクロック
・パルスの降下端上でトグルされる。フリップーフＲ７
プ２１１のＪ入力端子が低であり（ＧＯＴＡＯパルスが
不存在であるように）、また、フリップ・フロップ２１
１のに入力端子が高である（　ＮＯＲゲート２１０に対
する入力信号の双方が低であるときのように）ときには
、ＲＸＤ十信分信号力する負端子は高であり、ＲＸＤ−
信号を出力するＱ端子は低であるようになる。第５図を
参照するととにより、ＲＸＣは１りｐツク・サイクルの
初めの８チツクについては高であシ、該りμツク・サイ
クルの次の８チツクについては低である。

第５図のタイミング図形を参照することにょシ、ＧＯＴ
Ａ　Ｏパルスは、ＴＸＣおよびＡＮＹｚＲｏタイミング
図形と比較されたときに、早く、正時に、または、おそ
〈受信　　されうるものであることが注意される。した
がって、ＧＯＴＡ　Ｏ信号が早く発生されたときには、
フリップ・フロップ２１１のＪ入力は高であり、ＴＸＣ
十信号（これはＲＸＣ信号の反転されたものである）は
低であるが、ＴＩＭＩＲＱ人カは（ＴＩＭＥＯＩにおけ
るを除いて）高であシ、そのために、ＮＡＮＤゲート２
１０の出力は低であって１フリツプ・フロップ２１１の
に入力端子に印加される。

かくして、１６倍のクロックの反転されたものの降下端
は、フリップ・フロップ２１１をセットすることになる
。フリップ・フロップ２１１のＱ出力端子上のＲＸＤ−
信号は、ここでは高であり、これに対して、フリ；プ２
１１のＱ端子上のＲＸＤ十信分信号ＡＴＡ　ＺＥＲＯの
ためには低である。この状態は、また、第５図のＲＸＤ
−タイミング・チャート上でも示されている。同様な理
由により１．　ＧＯＴＡ　Ｏ信号がおそく生じたときに
はＲＸＩ）−信号は高くなる。

ここで第３図を参照して、ＧＯＴＡＯ信号がクロック・
サイクルにおいて早く、またはおそく生じたときの同期
化操作が説明される。先に説明されたように、クロック
およびデータ信号は７５０ｋＨｚで発生される。他方、
カウンタ３００は１６倍のクロックまたは１２ｍＨｚで
クロックされる。カウンタの高次端子Ｑ、　（ＭＳＢ　
）は伝送りｐ７りＴＸＣ＋としての役割を果す。これに
対して、伝送りｐツクの否定は受信　　クロックＲＸＣ
＋としての役割を果す。

一受信　　モードにおいては、高レベルでの信号ＲＴＳ
−とともに、ＮＡＮＤゲート３０１は、１ビツト・タイ
ムの゛第２の半分の間にＧＯＴＡ　Ｏパルスが生じると
きはいつでもカウンタ３００に対するカウントを与えな
いような役割を果す。このことは、ＴＸＣ十が高い間に
信号ＧＯＴＡ　Ｏ＋が生じたときに、１／１６ビツト・
タイム・インタバルの間カウンタ３００のカウント可能
化人力ｃｒ）のドライブによって達成されるＣ　ＴＸＣ
＋はビット・インタバルの正確に第２の半分の間、即ち
、ＴＩＭＥＯＢから’ｌ’ＩＭＥ１５まで高であること
が想起される）。かくして、カウンタ３００のどのよう
な状態でも（ＴＩＭＥＱ９を除いて・・・・・・・・・
以下参照）　Ｎ　ＧＯＴＡ　Ｏパルスが生じたとき、ビ
ット周期の第２の半分の間に、１７１６ビツト・タイム
より　モ２／１６ビツト・タイムだけ接続し、クロック
は１／１６ビソト・タイムだけ伸長される。ゲート３０
３および３０４は、早いＧＯＴＡ　Ｏ（ビット・インタ
バルの第１の半分において生じるもの）の受信によるカ
ウンタの状態を調整すると同様にアイドル状態（受入れ
たデータ・パルスがない）の下の適切な初期状態にカウ
ンタを保持することの双方の役割を果す。データが受信
　　されていないときは、信号ＤＣＤ＋は前述されたよ
うに低にされる（カウンタ２１２およびゲー１２１３）
。これはゲート３０３および３０４の双方の出力を高に
する。これらは、高信号ＲＴＳ−とともに（受信　　モ
ードを説明していることから）ゲート３０２の出力が安
定な低であるようにする。このカウンタ３００のＬ入力
に対して印加されていることは、それが並列的な負荷モ
ー、ドにあるようにする。この状態において、そのＤ；
’Ｃ，ＢおよびＡ入力で現われる２進値は、１６倍’ｏ
クロックの各止端で、カウンタに対してフビーされる。

データ・パルスが受信　　されていないことから、信号
ＲＸＤ−は低であり（データ＝１）、Ｄ、Ｃ，Ｂおよび
Ａに現われる２進数は１０１０　またけ１０進数の１０
である。かくして、カウンタ３００は第１のゼロ・ヒツ
トが受信　　される１ではＴＩＭＥ　１０の状態に留ま
る。第１のゼロ・ヒントが受信　　されたあと、信号Ｄ
ＣＤ＋は高であり、そして、ゲート３０４の出力は、信
号ＲＸＣ＋　が高であるときに低である。即ち、ＴＩＭ
ＥＯＯ〜ＴＩＭＥ０７の間はゲート３０３の出力は低で
あるが、ＴＩＭＥｏｌおよびＴＩＭＥＯ９の間はそうで
はない。かくして、ＴＩＭＥＯ９の間だけがゲート３０
２に対する全ての入力を高にする（信号ＲＴＳ−は受信
　モードの間に高であることが想起される）。かくして
、ゲート３０２の出力は、一旦第１のゼｐ・ビットが受
信されて、−・受信モードの間にＴＩＭＥ　０９毎に低
になり、ゲート３０２はカウンタ３００のＰおよびＬ入
力に結合されていることから、ＴＩＭＥ０９毎に並列的
負荷操作を遂行し、他の全てのときにカウントをするよ
うにされる（前述されたように、Ｔ入力を介してゲート
３０１によって禁止されない限りは）。

カウンタに　負荷されている値は、信号ＲＸＤ−の状態
に依存している。データ・パルスがＴＩＭＥ　０８の終
シに受信　　されなかったとき（ＴＩＭＥ０９でサンプ
ルされうるように）、信号ＲＸＤ−は低であシ、１０の
値は、上記のアイドル状態におけるように、　　負荷さ
れる。他方、データが受信　きれたときは、信号ＲＸＤ
−は高であり、１１の値が負荷され、状態ＴＩＭＥ　１
０は省略され、そして、りｐツク信号は１／１６ビノト
・タイムによって定められる。

ＧＯＴＡ　ＯパルスがＴＩＭＥ　０８またはＴＩＭＥ０
９のいずれかで生じたときは、ゲート３０１のカウント
禁止動作は無効にされることに注意されるべきである。

前の場合には、禁止は彦されているけれども、ＧＯＴＡ
　Ｏが正時に受信　　されるために、ＴＩＭＥ　１０は
前述されたようにして省略される。この場合、おそいパ
ルス回路（ゲー）　３０１　）と同様に早いパルス回路
（ゲー）　３０３．３０４およびカウンタ３００のＡ入
力上のＲＸＤ−の存在）の双方により、ＧＯＴＡＯパル
スは実際に検出されて、カウント・シーケンスは、　・
・・・、７．８．８．　９．１１　、になり、クロック
の全体的な期間（および対称性）が影響されないように
される。’ｌ’ＩＭＥ　０９の間に信号ＧＯＴＡ　Ｏが
生じる場合には、ゲート３０１は、ゲート３０２によっ
て低にドライブされるカウンタ３００のＬ入力、および
、並列的負荷操作はタイプ７４Ｘ１６１のカウンタにつ
いてカウントすることに優先するという事実によっては
影響を受けない。かくして、入力パルスの検出ではなん
の調整もされない間にＧＯＴＡＯが生起することに関し
てＴＩＭＥ　０８およびＴＩＭＥＯ９から成る、２／１
６ヒノト・タイムの９デツド・バンドが存在する。別の
極端においては、ＧＯＴＡ　ＯがＴＩＭＥ　１５に生じ
て、ＲＸＤ＋はＴＩＭＥ　１５の終りに低に力るように
、おそいパルスはＴＩＭＥ　１４の終りに生起しなけれ
ばならない（これは名目的にはＲＸＣの活性な変移と一
致しており、’ＳＩＯのＲＸＣ変移のあとでＲＸＤの変
移を防止するために適当々保護手段が用いられる）。ま
た、ＴＩＭＥ　００　ｔたはＴＩＭＥ　０１０間に生起
するＧＯＴＡ　Ｏパルスは、ゲート２１０の動作により
、また、ＳＩＯの保持時間要求の高いデータ・レー）　
（１４０ナノ秒）において無効であると考えられねばな
らない。かくして、デッド・バンドおよびガード・バン
ドについて、各々２／１６ビツト・タイムの期間をもち
、６／１６ビツト・タイムの期間の２個の活性な領域に
よって互いに分離されている対称的な配列が設けられて
いる。

この発明の好適実施例について開示し、説明してきたこ
とで、当業者にとっては、前述の発明に影響を与える多
くの改変および修正がなされうるものであり、しかもこ
の発明の特許請求の範囲内にあるものであることは理解
されうるところである。かくして、多くの要素は同様な
結果をもたらすものであり、それはこの発明の特許請求
の範囲の精神に入るものである。したがって、この発明
を限定するものは特許請求の範囲によって指示されると
ころにのみあるものと考えられる。

【図面の簡単な説明】

第１図は、データ通信インタフェースの概略的ブロック
図である。第２図は、この発明のディジタル受信　　ロジックの部
分のロジッ久・ブロック図である。第３図は、ディジタル信号　　ロジックの同期化部分の
ロジック・ブロック図である。第４図は、ディジタル伝送ロジックのロジックブｐツク
図である。第５図は、この発明のタイミング操作で用いられるタイ
ミング図形テある。１０１・・・・・・・・・　７５０ｋＨｚのりｐツク発
生器、１ｏ２・・・・・・・・・ＵＳＡＲＴ／ＳＩ０　
、　１０３・・曲・・・ディジタル送受信ロジック、１
ｏ４・・・用用アナログ送受信ロジック回路、１ｏ５・
・・・・曲同軸ケーブル・バス、２１２、３００・・・
・・曲同期式４ヒツト２進直接クリア・カウンタ、３０
６・・・・・・・・・デコーダ。第１頁の続き０発　明　者　ランドル・ディー・ヒンリ゛グチスアメリカ合衆国０２１７８マサチユーセツツ州ベルモント・ナンバ −４サビナ・ウェイ５０発　明　者　トーマス・オー・ホルテイーアメリカ合
衆国０２１６２マサチュ゛　−セツッ州ニュートン・クリホール・ドライブ１０

Claims

【特許請求の範囲】

（１）　　論理０および論理１を指示する電子的データ
・パルスをデコードするための装量であって、論理０は
正または負のパルスのいずれかで表わされ、該パルス絋
先行のパルスが負であったときＫは正であり、先行のパ
ルスが正であったときＫは負であるようにされ、また、
論理１はパルスの不存在によって表わされているもので
あり、前記装置には：（ａ）　　論理０を指示する第１の周期Ｔ１を有する第
１のパルスを受信するための第１の手段；（ｂ）　　前
記第１の手段に結合されており、該第１のパルスを第２
の周期Ｔ２を有する第２のパルスに変移させるだめの第
２の手段；および（ｅ）　　前記第２の手段に結合され
、該第２のパルスに応答して正の行号を供給するだめの
第３の手段；が含まれている前記装置。
（２）　　負の信号は該第２のパルスに応答する前記第
３の手段によって供給される、特許請求の範囲第（１）
項記載の装置。
（３）　　論理０を表わす所定数の交番する正または負
の電子的パルスに応答して発生された周期Ｔ、の第１の
負の電子的パルスをデコードするための装置であって、
前記装置には：（ａ）　　周期Ｔ１の該第１の負のパルスを受信するた
めの第１の手段；（ｂ）　　前記第１の手段に結合され、該第１の負のパ
ルスを周期Ｔ２の第２の負のパルスに変換させるだめの
第２の手段；および（ｅ）　　前記第２の手段に結合され、前記第２の負の
パルスに応答して正および負の信号を供給するための第
３の手段蓚が含まれている前記装置。
（４）　　前記第１の手段は負極性ＮＯＲゲートである
、特許請求の範囲第（３）項記載の装置。
（５）　　少なくとも２個の負極性ＮＯＲゲートが設け
られ、その一方は第２の正のパルスに応答して発生され
た第１の負の電子的パルス（ＵＰ）を受信するだめのも
のであり、他方は第２の負のパルスに応答して発生され
た第１の負の電子的パルス（ＤＮ）を受信するようにさ
れている、特許請求の範囲第（４）項記載の装置。
（６）　　前記第２の手段はフリップ・フロップおよび
正極性ＮＡＮＤゲートである、特許請求の範囲第（５）
項記載の装置。
（７）　　少なくとも１個の負極性ＮＯＲゲートおよび
１個の正極性ＮＡＮＤゲートに結合された少なくとも２
個のフリップ・フロップと、少なくとも１個の別異の負
極性ＮＯＲゲートおよび１個の別異の正極性ＮＡＮＤゲ
ートに結合された少なくとも２個の別異のフリップ・フ
ロップが設けられている、特許請求の範囲第（５）項記
載の装置。
（８）　　前記１個の正極性ＮＡＮＤゲートおよび前記
別異の正極性ＮＡＮＤゲートに結合された更に別異のＮ
ＡＮＤゲートが含まれている、特許請求の範囲第（７）
項記載の装置。