TW201427349A - 同步序列資料傳輸方法與電路裝置 - Google Patents

Abstract

本發明為一種應用於同步序列傳輸之資料收發電路，可降低運算單元在進行序列傳輸時，執行資料編碼或解碼所需之時間，進而提高資料傳輸率。本發明與一般同步序列傳輸電路相比，在相同的運算單元的運算能力下，本發明可大幅提高同步序列傳輸之資料傳輸速率；或在相同的資料傳輸速率下，本發明可大幅降低運算單元對於高系統時脈(system clock)的需求，而採用較低速的運算單元，進而降低通訊裝置成本。

Description

同步序列資料傳輸方法與電路裝置

本發明係一種應用於序列資料傳輸之資料收發電路，在序列傳輸中，傳送端依據使用的編碼格式將資料位元轉換成特定的電氣準位以傳送資料，而接收端依據接收到的訊號的電氣準位編碼轉換成資料位元。為了達到上述目的，通訊裝置的運算單元須針對所傳送的資料或接收的訊號分別進行編碼及解碼，然而，運算單元的編、解碼程式的處理效能將影響資料傳輸速率。

序列傳輸常應用於裝置間的有線資料傳遞或經由轉換成射頻訊號做長距離無線通信，一般以位元組(byte)做為資料傳輸量的單位，並將每一位元組的8個位元(bit)依序進行傳遞，其中序列資料位元組的區隔方法，可區分成非同步與同步兩種方式。一般非同步序列傳輸方式，如通用非同步收發傳輸器(Universal asynchronous receiver/transmitter，UART)，在一個位元組的前後分別加上起始位元與結束位元，以區別各位元組；而同步序列傳輸方式則額外地使用一同步時脈，如內部整合電路(Inter-Integrated Circuit，I2C)及序列週邊介面(Serial Peripheral Interface，SPI)，或在資料前方加上一前導(Preamble)字元，其係為一固定資料長度與內容之位元資料，以便讓接收端進行序列資料的同步取樣。在通訊中，為了增加資料傳輸量，一般採用同步序列傳輸，並使用前導字元以避免同時傳遞同步時脈而犧牲頻寬。另外，在考量到傳輸媒介的功率損耗或傳輸效率等因素時，須選用適合的資料編碼格式，其係將一資料位元轉換成一或多個電氣相位的組合，其中常見的編碼格式有不歸零編碼(Non-Return-to-Zero， NRZ)、Manchester或FM0等。其中，一個待傳送之資料位元之訊號編碼係依據個別編碼格式的相位準位變化規則設定對應的一個或多個電氣訊號相位；而訊號解碼時則須正確地取樣接收訊號的每個相位的準位，並依據指定的編碼格式轉換成對應的一個資料位元。

相對於採用單一特定之編碼格式的序列傳輸之編、解碼電路，一般通訊裝置在電路設計時，為了保持應用彈性以支援多種編碼格式，通常將序列資料的編碼及訊號解碼交由運算單元內的程式處理。因運算單元的運算能力取決於該裝置的系統時脈(system clock)，而為了正確地轉換資料與訊號，系統時脈須為數十倍或百倍於通訊之資料傳輸率(Baud rate)，因此，通訊裝置之系統時脈下限將隨著通訊的資料傳輸率的提高而上升。然而，由於運算單元存在著系統時脈的操作上限，因此，對一運算單元而言，其存在著資料傳輸率的上限，而對一個需要超過此資料傳輸率上限的通訊系統而言，則需要採用更高運算速度的運算單元，因此，也意味著元件成本將會增加。

本案發明人鑑於上述習用方式所衍生的各項缺點，乃亟思加以改良創新，並經多年苦心孤詣潛心研究後，終於成功研發完成本件同步序列資料傳輸方法與電路裝置。

本發明主要目的在於提供一個同步序列傳輸的訊號接收與發送介面，配合運算單元的資料匯流排位元數目，批次處理序列資料，進而降低運算單元在處理通訊資料時之系統時脈的需求，換句話說，在相同的系統時脈下，運算單元可提供通訊上更高的資料傳輸率。

因運算單元以資料匯流排寬度為單位來進行資料的運算， 其中資料匯流排的寬度通常位元組的倍數，例如8位元的微控制器以位元組為運算單位，而16位元的微控制器則以2個位元組為運算單位，以此類推，當運算單元在處理序列傳輸資料時，若需針對每一位元，以對應的編碼格式加以編碼或解碼時，則運算單元的系統時脈必須配合編碼或解碼程式，以數十倍或百倍於資料傳輸率的速度運作。若配合運算單元的資料匯流排寬度將序列資料以一個或多個位元組的方式進行批次處理，將可增加編碼及解碼程式的運算效能，提供更高的資料傳輸率。

一種同步序列資料傳輸方法，其步驟包括：步驟a.利用一序列資料介面，接收有線傳輸或無線傳輸的序列資料，提供一序列與並列資料轉換電路處理，或發送經由該一序列與並列資料轉換電路處理後之序列資料；步驟b.利用該一序列與並列資料轉換電路，受運算單元的同步控制，將接收的有線傳輸或無線傳輸的序列資料轉換成並列資料；以及步驟c.利用一並列資料介面，將該序列與並列資料轉換電路處理後之該並列資料輸入到該運算單元，或將該運算單元處理後之該並列資料輸出到該序列與並列資料轉換電路。

其中該並列資料介面之寬度係為該運算單元之資料匯流排寬度的倍數該，資料傳輸方式係為半雙工傳輸或全雙工傳輸，該半雙工傳輸時，該序列與並列資料轉換電路之組成包括：一輸出移位暫存器，係將待傳送之該並列資料轉換成該序列資料；一輸入移位暫存器，係將接收到之該序列資料轉換成該並列資料；一輸入緩衝暫存器，係為鎖定該輸入移位暫存器待讀取之該並列資料，並控制該並列資料之匯流排的資料傳遞方向；以及一時脈計數及存取控制電路，係為計數同步時脈，以適時通知該運算單元存取該並列資料之匯流排上的資料，並控制該輸入移位暫存器及輸出移位暫存器運 作。

其中該半雙工傳輸時，該運算單元之控制介面包括：一輸入觸發端，係連接至該序列資料介面，並偵測訊號前緣；一同步時脈產生端，係產生傳送序列或接收序列之同步時脈，並供應給該序列與並列資料轉換電路；一並列資料存取通知端，係通知該運算單元載入待傳送資料至雙向並列資料匯流排，或自雙向並列資料匯流排讀取或接收資料；一同步時脈計數控制端，係與重置該序列與並列資料轉換電路中之該傳送序列或該接收序列之同步時脈計數；及一資料閂鎖控制端，係控制該雙向並列資料匯流排的資料傳遞方向。

其中該全雙工傳輸時，該序列與並列資料轉換電路之組成包括：一輸出移位暫存器，係將待傳送之該並列資料轉換成該序列資料；一輸入移位暫存器，係將接收到之該序列資料轉換成該並列資料；一輸出時脈計數及存取控制電路，係計數同步時脈，以適時通知該運算單元載入傳送該並列資料匯流排上之資料，並控制該輸出移位暫存器運作；以及一輸入時脈計數及存取控制電路，係計數同步時脈，以適時通知該運算單元讀取接收該並列資料匯流排上的資料，並控制該輸入移位暫存器運作。

其中該全雙工傳輸時，該運算單元之控制介面之組成包括：一傳送序列同步時脈產生端，係產生待傳送序列之同步時脈，並供應給該序列與並列資料轉換電路；一傳送並列資料載入通知端，係通知該運算單元載入下一筆待該傳送資料至傳送並列資料匯流排；一傳送序列時脈計數控制端，係與該重置序列與該並列資料轉換電路中之傳送序列之同步時脈計數；一輸入觸發端，係連接至序列資料介面，並偵測訊號前緣；一接收序列同步時脈產生端，係產生該接收序列之同步時脈，並供應給該序列與並列資料轉換電路；一接收並列 資料讀取通知端，係通知該運算單元自該接收並列資料匯流排讀取接收資料；以及一接收序列時脈計數控制端，係與重置序列與並列資料轉換電路中之接收序列之同步時脈計數。

一種同步序列資料傳輸電路裝置，其組成包括：一序列與並列資料轉換電路，其中並包含一序列資料介面，係接收有線傳輸或無線傳輸的該序列資料，並受運算單元的同步控制，將接收之序列資料轉換成並列資料；以及一運算單元，其中包含處理同步序列之資料傳輸編碼程序及解碼程序，並藉由在控制介面上產生傳輸序列之同步時脈，控制該序列與並列資料轉換電路的運作。

其中該資料傳輸方式係為半雙工傳輸或全雙工傳輸，該資料傳輸係以該半雙工方式運行時，該序列與並列資料轉換電路之組成包括：一輸出移位暫存器，係將待傳送之該並列資料轉換成該序列資料；一輸入移位暫存器，係將接收到之該序列資料轉換成該並列資料；一輸入緩衝暫存器，係鎖定待讀取之該並列資料，並控制該並列資料匯流排的資料傳遞方向；及一時脈計數及存取控制電路，係計數同步時脈，以適時通知該運算單元存取該並列資料匯流排上的資料，並控制該輸入移位暫存器及輸出移位暫存器運作。

該資料傳輸係以該半雙工方式運行時，該運算單元之控制介面之組成包括：一輸入觸發端，連接至序列資料介面，並偵測訊號前緣；一同步時脈產生端，係產生傳送序列或接收序列之同步時脈，並供應給該序列與並列資料轉換電路；一並列資料存取通知端，可通知該運算單元載入待傳送資料至雙向並列資料匯流排，或自雙向並列資料匯流排讀取接收資料；一同步時脈計數控制端，係與重置該序列與並列資料轉換電路中之傳送該序列或接收序列之同步時脈計數；及一資料閂鎖控制端，係控制該雙向並列資料匯流排的資料傳遞 方向。

該資料傳輸以全雙工方式運行時，其該序列與並列資料轉換電路之組成包括：一輸出移位暫存器，係將待傳送之該並列資料轉換成該序列資料；一輸入移位暫存器，係將接收到之該序列資料轉換成該並列資料；一輸出時脈計數及存取控制電路，係計數同步時脈，以適時通知該運算單元載入傳送該並列資料匯流排上的資料，並控制該輸出移位暫存器運作；及一輸入時脈計數及存取控制電路，係計數同步時脈，以適時通知該運算單元讀取接收該並列資料匯流排上的資料，並控制該輸入移位暫存器運作，該資料傳輸係以全雙工方式運行時，其該運算單元之控制介面包括：一傳送序列同步時脈產生端，係產生待傳送序列之同步時脈，並供應給該序列與並列資料轉換電路；一傳送並列資料載入通知端，係通知該運算單元載入下一筆待傳送資料至傳送該並列資料匯流排；一傳送序列時脈計數控制端，係與重置該序列與並列資料轉換電路中之傳送序列之同步時脈計數；一輸入觸發端，其連接至該序列資料介面之接收端，用以偵測訊號前緣；一接收序列同步時脈產生端，係產生接收該序列之同步時脈，並供應給該序列與並列資料轉換電路；一接收並列資料讀取通知端，係通知該運算單元自接收該並列資料匯流排讀取接收資料；及一接收序列時脈計數控制端，係與重置該序列與並列資料轉換電路中之接收序列之同步時脈計數。

本發明係一種應用於序列資料傳輸之資料收發電路，與其他習用技術相互比較時，具備下列的優點：

1.本發明能在相同的系統時脈下，大幅提高通訊裝置之最大通訊傳輸速率。

2.本發明在相同的傳輸速率時，可使用運算速度較慢的運算單元，因此，可降低通訊裝置的成本。

本發明之同步序列資料傳輸收發電路之主要架構如圖1所示，其係由一運算單元50及一同步序列及並列資料轉換電路20所組成，兩者間有一並列資料介面30及一控制介面40，而該同步序列及並列資料轉換電路20連接序列資料介面10．其中，序列資料介面10包含一序列傳送端11及一序列接收端12，而運算單元50內有一編碼程序501，其用以轉換資料為電氣準位資料，並控制資料傳送時的電氣準位並列與序列轉換，及一解碼程序502，其用以偵測接收訊號，控制同步時脈的產生時機，並控制資料接收時的電氣準位之序列與並列轉換，之後依據編碼轉換成正確的資料序列。

以半雙工方式運作時，本發明中之同步序列及並列資料轉換電路20採用如圖2所示之半雙工同步序列及並列資料轉換電路21之架構，其係由一輸出移位暫存器211、一輸入移位暫存器212、一時脈計數及存取控制電路213及一輸入閂鎖緩衝暫存器214所組成，資料發送與資料接收時的運作原理如下：(一)傳送資料時，運算單元50的編碼程序501先將包含前導的同步字元的資料位元序列依照編碼格式進行電氣準位序列轉換，若採用單相編碼(如NRZ)序列，則電氣準位序列長度與資料位元序列長度相同；若為雙相(bi-phase)編碼(如FM0或Manchester)序列，則電氣準位序列長度為資料位元序列長度的兩倍，以此類推，之後，運算單元50於雙向並列資料匯流排31備妥一筆長度等同於匯流排寬度的電氣準位序列，並致能時脈計數及存取控制電路213，同時開始產生與電氣準位序列對應的同步時脈，其中若以單相的編碼方式對一位元資料進行編碼，則運算單元產生之同步時脈頻率(單位：Hz)為資料傳輸率(單位：bps，bit-per-second)；若序列資料以雙 相編碼方式，則同步時脈頻率須為資料傳輸率的兩倍，在送出電氣準位序列的同時，時脈計數及存取控制電路213進行同步時脈的計數，一旦時脈計數即將達到並列資料匯流排31的排線寬度時，則時脈計數及存取控制電路213將透過並列資料存取通知端412觸發運算單元於並列資料匯流排31上備妥下一筆資料，當時脈計數及存取控制電路213計數至並列資料匯流排31的排線寬度時，自動設定輸出移位暫存器211載入該筆資料，重新計數並自動進行移位輸出至序列傳送端11，上述步驟將重複至完成序列的傳送，(二)接收資料時，運算單元透過資料閂鎖控制端414設定輸入緩衝暫存器214之輸出為高阻抗狀態，以避免影響雙向的並列資料匯流排31的輸出運作，當序列接收端12上的電氣準位變化時，其將觸發運算單元的解碼程序102以產生同步時脈，當時脈計數及存取控制電路213計數至雙向並列資料匯流排31的排線寬度時，則時脈計數及存取控制電路213將重新計數，並透過並列資料存取通知端412觸發運算單元讀取雙向並列資料匯流排31上的資料，解碼程序102判斷此並列資料是否符合編碼格式且為部分或全部的前導字元，若正確則持續讀取至序列結束，若不正確，則重置時脈計數及存取控制電路213，並準備重新接收資料。

若以全雙工方式運作時，本發明中之同步序列及並列資料轉換電路20將採用如圖3所示之全雙工同步序列及並列資料轉換電路22之架構，其係由一輸出移位暫存器221、一輸入移位暫存器222、一輸出時脈計數及存取控制電路223及一輸入時脈計數及存取控制電路224所組成，其運作方式與半雙工方式相同，惟輸出與輸入序列有各自的時序，因此須有各自獨立的同步時脈、並列資料匯流排與控制線路，而因傳送並列匯流排321與接收並列匯流排322各自獨立做單向傳 遞而不需使用輸入緩衝暫存器。

以微波5.8GHz特定短距離通訊(Dedicated Short-Range Communication)電子收費系統為例，路側單元(Road Side Unit)與車上單元(On-Board Unit)間係依據各地區的電子收費系統的實體層標準之規範加以實施，一般而言，RSU與OBU間之通訊機制以半雙工方式進行，首先RSU的運算單元將欲下傳給OBU的資料以FM0或Manchester之雙相位編碼格式進行編碼後，將序列的準位訊號以規範的傳輸速率，例如256kbps、512kbps或1Mbps等，送給高頻訊號收發電路，而高頻訊號收發電路再將序列依其電氣準位，以振幅調變(ASK)或頻率調變(FSK)方式轉換成對應之高頻類比訊號，再由天線輻射出去，而OBU之高頻訊號收發電路在接收到的高頻類比訊號後轉換成對應準位的數位訊號，之後OBU之運算單元再依據指定的編碼格式進行解碼，而取得RSU所下傳之資料序列，而OBU上傳資料給RSU時亦以上述的方式進行，RSU與OBU間透過一次或多次的資料下傳與上傳完成電子資料的交易。

若通訊裝置RSU或OBU使用8位元的微控制器做為運算單元，其與高頻訊號收發電路間採用TTL(Transistor-Transistor Logic)電氣訊號為輸出入介面，而該介面上的序列傳輸資料係以雙相方式編碼且傳輸速率為512kbps，於傳送或接收資料時，該微控制器須產生1024kHz的同步時脈，以對訊號的前後兩個相位的電氣準位進行設定或取樣，當使用該微控制器直接進行序列資料位元的編碼或解碼時，假設該編碼及解碼程式均需要約一百個系統時脈來執行一個資料位元之相位的取樣、編碼或解碼，則該微控制器的系統時脈約須大於102.4MHz，否則無法正確轉換訊號與序列資料，若使用本發明(參考圖2)，其中輸出移位暫存器211及輸入移位暫存器212可分別採用TTL IC(積體電 路)74HC165(8位元並列進序列出移位暫存器)及74HC164(8位元序列進並列出移位暫存器)組成，時脈計數及存取控制電路213則可由74HC161(4位元二進制計數器)及其他基本邏輯閘組成，而輸入緩衝暫存器可使用如74HC573或74HC574之三態8位元D型正反器，於接收或傳送資料時，微控制器產生1024kHz的同步時脈，當時脈計數及存取控制電路213計數至8個同步時脈時，則自動進行已編碼之半位元組資料(8個相位的4位元資料)的讀取或發送，若編碼或解碼程式同樣地需要約一百個系統時脈來執行資料半位元組的取樣、編碼或解碼，則微控制器的系統時脈約須大於12.8MHz，類似地，若微控制器之資料匯流排寬度為16，因此使用16位元的並列資料匯流排及移位暫存器，則微控制器的系統時脈需求可降至大於6.4MHz，相反地，若微控制器操作在一特定的系統時脈時，則通訊裝置的資料傳輸率上限，將約略以微控制器的運算位元數目為倍數的方式增加，並視其編碼與解碼程式的運算效能而略有增減。

上列詳細說明乃針對本發明之一可行實施例進行具體說明，惟該實施例並非用以限制本發明之專利範圍，凡未脫離本發明技藝精神所為之等效實施或變更，均應包含於本案之專利範圍中。

綜上所述，本案不僅於技術思想上確屬創新，並具備習用之傳統方法所不及之上述多項功效，已充分符合新穎性及進步性之法定發明專利要件，爰依法提出申請，懇請 貴局核准本件發明專利申請案，以勵發明，至感德便。

10‧‧‧序列資料介面

11‧‧‧序列傳送端

12‧‧‧序列接收端

20‧‧‧同步序列及並列資料轉換電路

21‧‧‧半雙工同步序列及並列資料轉換電路

211‧‧‧輸出移位暫存器

212‧‧‧輸入移位暫存器

2121‧‧‧位移並列資料

213‧‧‧時脈計數及存取控制電路

2131‧‧‧自動載入控制

214‧‧‧輸入緩衝暫存器

22‧‧‧全雙工同步序列及並列資料轉換電路

221‧‧‧輸出移位暫存器

222‧‧‧輸入移位暫存器

223‧‧‧輸出時脈計數及存取控制電路

2231‧‧‧自動載入控制

224‧‧‧輸入時脈計數及存取控制電路

30‧‧‧並列資料介面

31‧‧‧雙向並列資料匯流排

321‧‧‧傳送並列資料匯流排

322‧‧‧接收並列資料匯流排

40‧‧‧控制介面

411‧‧‧同步時脈產生端

412‧‧‧並列資料存取通知端

413‧‧‧同步時脈計數控制端

414‧‧‧資料閂鎖控制端

415‧‧‧輸入觸發端

421‧‧‧傳送序列同步時脈產生端

422‧‧‧傳送並列資料載入通知端

423‧‧‧傳送序列時脈計數控制端

424‧‧‧接收序列同步時脈產生端

425‧‧‧接收並列資料讀取通知端

426‧‧‧接收序列時脈計數控制端

427‧‧‧輸入觸發端

50‧‧‧運算單元

501‧‧‧編碼程序

502‧‧‧解碼程序

請參閱有關本發明之詳細說明及其附圖，將可進一步瞭 解本發明之技術內容及其目的功效；有關附圖為：圖1為本發明之同步序列資料傳輸之資料收發電路架構示意圖；圖2為本發明之半雙工同步序列資料傳輸之資料收發電路架構示意圖；圖3為本發明之全雙工同步序列資料傳輸之資料收發電路架構示意圖。

10‧‧‧序列資料介面

11‧‧‧序列傳送端

12‧‧‧序列接收端

20‧‧‧同步序列及並列資料轉換電路

30‧‧‧並列資料介面

40‧‧‧控制介面

50‧‧‧運算單元

501‧‧‧編碼程序

502‧‧‧解碼程序

Claims (13)

1. 一種同步序列資料傳輸方法，其步驟包括：步驟a.利用一序列資料介面，接收有線傳輸或無線傳輸的序列資料，提供一序列與並列資料轉換電路處理，或發送經由該一序列與並列資料轉換電路處理後之序列資料；步驟b.利用該一序列與並列資料轉換電路，受運算單元的同步控制，將接收的有線傳輸或無線傳輸的序列資料轉換成並列資料；以及步驟c.利用一並列資料介面，將該序列與並列資料轉換電路處理後之該並列資料輸入到該運算單元，或將該運算單元處理後之該並列資料輸出到該序列與並列資料轉換電路。
2. 如申請專利範圍第1項所述之同步序列資料傳輸方法，其中該並列資料介面之寬度係為該運算單元之資料匯流排寬度的倍數。
3. 如申請專利範圍第1項所述之同步序列資料傳輸方法，其中該資料傳輸方式係為半雙工傳輸或全雙工傳輸。
4. 如申請專利範圍第3項所述之同步序列資料傳輸方法，其中該半雙工傳輸時，該序列與並列資料轉換電路之組成包括：一輸出移位暫存器，係將待傳送之該並列資料轉換成該序列資料；一輸入移位暫存器，係將接收到之該序列資料轉換成該並列資料； 一輸入緩衝暫存器，係為鎖定該輸入移位暫存器待讀取之該並列資料，並控制該並列資料之匯流排的資料傳遞方向；以及一時脈計數及存取控制電路，係為計數同步時脈，以適時通知該運算單元存取該並列資料之匯流排上的資料，並控制該輸入移位暫存器及輸出移位暫存器運作。
5. 如申請專利範圍第3項所述之同步序列資料傳輸方法，其中該半雙工傳輸時，該運算單元之控制介面包括：一輸入觸發端，係連接至該序列資料介面，並偵測訊號前緣；一同步時脈產生端，係產生傳送序列或接收序列之同步時脈，並供應給該序列與並列資料轉換電路；一並列資料存取通知端，係通知該運算單元載入待傳送資料至雙向並列資料匯流排，或自雙向並列資料匯流排讀取或接收資料；一同步時脈計數控制端，係與重置該序列與並列資料轉換電路中之該傳送序列或該接收序列之同步時脈計數；及一資料閂鎖控制端，係控制該雙向並列資料匯流排的資料傳遞方向。
6. 如申請專利範圍第3項所述之同步序列資料傳輸方法，其中該全雙工傳輸時，該序列與並列資料轉換電路之組成包括：一輸出移位暫存器，係將待傳送之該並列資料轉換成該序列資料； 一輸入移位暫存器，係將接收到之該序列資料轉換成該並列資料；一輸出時脈計數及存取控制電路，係計數同步時脈，以適時通知該運算單元載入傳送該並列資料匯流排上之資料，並控制該輸出移位暫存器運作；以及一輸入時脈計數及存取控制電路，係計數同步時脈，以適時通知該運算單元讀取接收該並列資料匯流排上的資料，並控制該輸入移位暫存器運作。
7. 如申請專利範圍第3項所述之同步序列資料傳輸方法，其中該全雙工傳輸時，該運算單元之控制介面之組成包括：一傳送序列同步時脈產生端，係產生待傳送序列之同步時脈，並供應給該序列與並列資料轉換電路；一傳送並列資料載入通知端，係通知該運算單元載入下一筆待該傳送資料至傳送並列資料匯流排；一傳送序列時脈計數控制端，係與該重置序列與該並列資料轉換電路中之傳送序列之同步時脈計數；一輸入觸發端，係連接至序列資料介面，並偵測訊號前緣；一接收序列同步時脈產生端，係產生該接收序列之同步時脈，並供應給該序列與並列資料轉換電路；一接收並列資料讀取通知端，係通知該運算單元自該接收並列資料匯流排讀取接收資料；以及一接收序列時脈計數控制端，係與重置序列與並列資料轉換電路中之接收序列之同步時脈計數。
8. 一種同步序列資料傳輸電路裝置，其組成包括： 一序列與並列資料轉換電路，其中並包含一序列資料介面，係接收有線傳輸或無線傳輸的該序列資料，並受運算單元的同步控制，將接收之序列資料轉換成並列資料；以及一運算單元，其中包含處理同步序列之資料傳輸編碼程序及解碼程序，並藉由在控制介面上產生傳輸序列之同步時脈，控制該序列與並列資料轉換電路的運作。
9. 如申請專利範圍第8項所述之同步序列資料傳輸電路裝置，其中該資料傳輸方式係為半雙工傳輸或全雙工傳輸。
10. 如申請專利範圍第9項所述之同步序列資料傳輸電路裝置，其該資料傳輸係以該半雙工方式運行時，該序列與並列資料轉換電路之組成包括：一輸出移位暫存器，係將待傳送之該並列資料轉換成該序列資料；一輸入移位暫存器，係將接收到之該序列資料轉換成該並列資料；一輸入緩衝暫存器，係鎖定待讀取之該並列資料，並控制該並列資料匯流排的資料傳遞方向；及一時脈計數及存取控制電路，係計數同步時脈，以適時通知該運算單元存取該並列資料匯流排上的資料，並控制該輸入移位暫存器及輸出移位暫存器運作。
11. 如申請專利範圍第8項所述之同步序列資料傳輸電路裝置，其該資料傳輸係以該半雙工方式運行時，該運算單元之控制介面之組成包括：一輸入觸發端，連接至序列資料介面，並偵測訊號前 緣；一同步時脈產生端，係產生傳送序列或接收序列之同步時脈，並供應給該序列與並列資料轉換電路；一並列資料存取通知端，可通知該運算單元載入待傳送資料至雙向並列資料匯流排，或自雙向並列資料匯流排讀取接收資料；一同步時脈計數控制端，係與重置該序列與並列資料轉換電路中之傳送該序列或接收序列之同步時脈計數；及一資料閂鎖控制端，係控制該雙向並列資料匯流排的資料傳遞方向。
12. 如申請專利範圍第8項所述之同步序列資料傳輸電路裝置，其該資料傳輸以全雙工方式運行時，其該序列與並列資料轉換電路之組成包括：一輸出移位暫存器，係將待傳送之該並列資料轉換成該序列資料；一輸入移位暫存器，係將接收到之該序列資料轉換成該並列資料；一輸出時脈計數及存取控制電路，係計數同步時脈，以適時通知該運算單元載入傳送該並列資料匯流排上的資料，並控制該輸出移位暫存器運作；及一輸入時脈計數及存取控制電路，係計數同步時脈，以適時通知該運算單元讀取接收該並列資料匯流排上的資料，並控制該輸入移位暫存器運作。
13. 如申請專利範圍第8項所述之同步序列資料傳輸電路裝置，其該資料傳輸係以全雙工方式運行時，其該運算單元 之控制介面包括：一傳送序列同步時脈產生端，係產生待傳送序列之同步時脈，並供應給該序列與並列資料轉換電路；一傳送並列資料載入通知端，係通知該運算單元載入下一筆待傳送資料至傳送該並列資料匯流排；一傳送序列時脈計數控制端，係與重置該序列與並列資料轉換電路中之傳送序列之同步時脈計數；一輸入觸發端，其連接至該序列資料介面之接收端，用以偵測訊號前緣；一接收序列同步時脈產生端，係產生接收該序列之同步時脈，並供應給該序列與並列資料轉換電路；一接收並列資料讀取通知端，係通知該運算單元自接收該並列資料匯流排讀取接收資料；及一接收序列時脈計數控制端，係與重置該序列與並列資料轉換電路中之接收序列之同步時脈計數。