CN105553801B - 一种低延迟1394物理层转发电路 - Google Patents

一种低延迟1394物理层转发电路 Download PDF

Info

Publication number
CN105553801B
CN105553801B CN201510907913.6A CN201510907913A CN105553801B CN 105553801 B CN105553801 B CN 105553801B CN 201510907913 A CN201510907913 A CN 201510907913A CN 105553801 B CN105553801 B CN 105553801B
Authority
CN
China
Prior art keywords
circuit
port
serdes
data
connect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510907913.6A
Other languages
English (en)
Other versions
CN105553801A (zh
Inventor
郑新建
田泽
王治
李哲
楼晓强
王晋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian Xiangteng Microelectronics Technology Co Ltd
Original Assignee
Xian Aeronautics Computing Technique Research Institute of AVIC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Aeronautics Computing Technique Research Institute of AVIC filed Critical Xian Aeronautics Computing Technique Research Institute of AVIC
Priority to CN201510907913.6A priority Critical patent/CN105553801B/zh
Publication of CN105553801A publication Critical patent/CN105553801A/zh
Application granted granted Critical
Publication of CN105553801B publication Critical patent/CN105553801B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40052—High-speed IEEE 1394 serial bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
    • H04L69/323—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the physical layer [OSI layer 1]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Security & Cryptography (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明涉及一种低延迟1394物理层转发电路，Serdes解串电路一端与芯片外部1394线缆连接，另一端与端口接收电路连接；端口接收电路一端与Serdes解串电路连接，另一端与仲裁转发电路连接；仲裁转发电路一端与端口接收电路连接，另一端与端口发送电路连接；端口发送电路一端与仲裁转发电路连接，另一端与Serdes串化电路连接；Serdes串化电路一端与端口发送电路连接，另一端与芯片外部1394线缆连接，完成并行数据的串化功能。本发明将原本工作于低频的端口接收电路及端口发送电路中处理并行数据的电路部分使用信号有效标识实现，从而减少了不同时钟域间信号的同步时间，降低了1394物理层芯片的转发延迟。

Description

一种低延迟1394物理层转发电路
技术领域
本发明属于计算机硬件控制领域，涉及一种低延迟1394物理层转发电路。
背景技术
1394总线是成熟的商用串行总线，广泛应用于数码相机等多媒体设备中；具有简单、高效、灵活、实时等优点。IEEE1394b-2008总线协议规定的物理层转发延迟非常短，在S100速度包传输时其转发延迟应该小于444ns，而目前市面上产品大多数不能达到该性能指标。设计上一般在端口接收电路和端口发送电路部分采用低频字节时钟，而在仲裁转发电路部分采用高频phyClk，两个时钟之间使用FIFO进行数据同步。本发明将端口接收电路、仲裁转发电路及端口发送电路都转移到高频phyClk时钟域，使用高频phyClk和一组Valid信号替代低频ByteClk的工作时钟，实现了一种低延迟1394物理层转发电路，可用于降低物理层转发延迟，使其符合IEEE1394b-2008协议规定的转发延迟时间，具有更好的协议兼容性。
发明内容
为了降低1394物理层芯片的转发延迟，使其符合IEEE1394b-2008协议规定的转发延迟时间，本发明提供一种低延迟1394物理层转发电路。
本发明的技术解决方案：
一种低延迟1394物理层转发电路，其特殊之处在于：包括Serdes解串电路、端口接收电路、仲裁转发电路、端口发送电路、Serdes串化电路；所述Serdes解串电路一端与芯片外部1394线缆连接，Serdes解串电路的另一端与端口接收电路的一端连接；所述端口接收电路另一端与仲裁转发电路的一端连接；所述仲裁转发电路的另一端与端口发送电路的一端连接，端口发送电路的另一端与Serdes串化电路的一端连接，所述Serdes串化电路的另一端与芯片外部1394线缆连接，完成并行数据的串化功能。
上述端口接收电路包括接收FIFO、数据解扰电路、解码电路、解扰产生电路、解码产生电路，解扰产生电路是对解扰电路产生的低频并行数据进行有效标识；解码产生电路是对解码电路产生的低频并行数据进行有效标识，接收FIFO用于对工作在低频时钟域的数据与工作在高频时钟域的数据进行同步。
上述端口发送电路包括发送FIFO、数据加扰电路、编码电路、加扰产生电路、编码产生电路，加扰产生电路是对加扰电路产生的低频并行数据进行有效标识；编码产生电路是对编码电路产生的低频并行数据进行有效标识，发送FIFO用于对工作在低频时钟域的数据与工作在高频时钟域的数据进行同步。
本发明所具有优点：
1、本发明的端口接收电路与端口发送电路均工作在高频时钟域，整个1394物理层转发过程只需要在Serdes解串电路和端口接收电路间进行一次数据同步，且是以高频phyClk进行同步的，使其符合IEEE1394b-2008协议规定的转发延迟时间，提高芯片兼容性。
2、本发明端口接收电路与端口发送电路均使用高频时钟phyClk实现，将原本工作于低频时钟ByteClk的端口接收电路及端口发送电路中处理并行数据的电路部分数据传输使用信号有效标识Valid控制，减少了信号在低频时钟的传输及同步时间，降低了1394物理层芯片的转发延迟。
附图说明
图1是本发明的功能结构图；
图2是工作于高频时钟域的端口接收电路；
图3是工作于高频时钟域的端口发送电路；
具体实施方式
下面结合附图对本发明做进一步详细描述，请参阅图1、图2、图3。
1.1394总线线缆TPA上的数据经过Serdes解串后以并行的方式按低频字节时钟ByteClk输出到端口接收电路，输出时使用高频的串行时钟phyClk，同时按照字节时钟给出其数据有效信号rxVld；
2.端口接收电路接收Serdes解串送来的并行数据，数据同步不以低频字节时钟，而是按照高频的phyClk进行同步，高频时钟同步后同时按照字节低频时钟给出有效信号rxVld，经过接收FIFO同步后将数据送给仲裁转发电路；
3.仲裁转发电路接收端口接收电路通过FIFO送来的并行数据不需要进行同步，按并行数据转发给端口发送电路的发送FIFO；
4.端口发送电路接收仲裁转发电路送来的FIFO并行数据不需要进行同步，直接以高频时钟phyClk读取，按并行数据发送给Serdes串化电路，同时按字节时钟给出其数据有效信号txVld；
5.Serdes串化电路以phyClk接收端口发送电路送来的并行数据，并根据其数据有效信号txVld将并行数据进行串化后发送到1394总线线缆TPB上；
6.如上述，整个1394物理层协议转发电路实现过程只需要在Serdes解串电路和端口接收电路之间进行一次数据同步，并且是以高频phyClk进行同步的，其余原本以低频ByteClk时钟下的操作均转化为高频PhyClk时钟下的操作及相应的数据有效Valid信号，该方法可以降低1394物理层转发延迟，提高物理层芯片的兼容性。

Claims (2)

1.一种低延迟1394物理层转发电路，其特征在于：包括Serdes解串电路、端口接收电路、仲裁转发电路、端口发送电路、Serdes串化电路；所述Serdes解串电路一端与芯片外部1394线缆连接，Serdes解串电路的另一端与端口接收电路的一端连接；所述端口接收电路另一端与仲裁转发电路的一端连接；所述仲裁转发电路的另一端与端口发送电路的一端连接，端口发送电路的另一端与Serdes串化电路的一端连接，所述Serdes串化电路的另一端与芯片外部1394线缆连接，完成并行数据的串化功能；
所述端口接收电路接收Serdes解串电路送来的并行数据，按照高频的串行时钟phyClk进行同步，按照低频字节时钟ByteClk输出有效信号rxVld给仲裁转发电路；
端口接收电路包括接收FIFO、数据解扰电路、解码电路、解扰产生电路、解码产生电路；沿信号流向，解码电路、数据解扰电路和接收FIFO依次连接，解码产生电路、解扰产生电路和所述接收FIFO依次连接；
解扰产生电路是对数据解扰电路产生的低频并行数据进行有效标识；解码产生电路是对解码电路产生的低频并行数据进行有效标识；接收FIFO用于对工作在低频时钟域的数据与工作在高频时钟域的数据进行同步，并将同步后数据发送给仲裁转发电路。
2.根据权利要求1所述的低延迟1394物理层转发电路，其特征在于：
所述端口发送电路接收仲裁转发电路送来的FIFO并行数据，直接以高频时钟phyClk读取，按并行数据发送给Serdes串化电路，同时按字节时钟给出其数据有效信号txVld；
所述端口发送电路包括发送FIFO、数据加扰电路、编码电路、加扰产生电路、编码产生电路；沿信号流向，发送FIFO、数据加扰电路和编码电路依次连接，所述发送FIFO、加扰产生电路和编码产生电路依次连接；
加扰产生电路是对加扰电路产生的低频并行数据进行有效标识；编码产生电路是对编码电路产生的低频并行数据进行有效标识。
CN201510907913.6A 2015-12-09 2015-12-09 一种低延迟1394物理层转发电路 Active CN105553801B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510907913.6A CN105553801B (zh) 2015-12-09 2015-12-09 一种低延迟1394物理层转发电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510907913.6A CN105553801B (zh) 2015-12-09 2015-12-09 一种低延迟1394物理层转发电路

Publications (2)

Publication Number Publication Date
CN105553801A CN105553801A (zh) 2016-05-04
CN105553801B true CN105553801B (zh) 2019-01-01

Family

ID=55832740

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510907913.6A Active CN105553801B (zh) 2015-12-09 2015-12-09 一种低延迟1394物理层转发电路

Country Status (1)

Country Link
CN (1) CN105553801B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110572335B (zh) * 2019-08-30 2021-07-23 中国人民解放军战略支援部队信息工程大学 一种低时延的交换芯片时钟域结构
CN113505401B (zh) * 2021-07-13 2022-04-26 湖北工业大学 一种可提取芯片和电路板物理指纹的混合puf电路及提取方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102023947A (zh) * 2010-12-02 2011-04-20 西北工业大学 Ieee1394总线与高速智能统一总线的直接接口方法
CN104572563A (zh) * 2014-12-11 2015-04-29 深圳市国微电子有限公司 基于ieee 1394接口的物理层电路
CN105024756A (zh) * 2015-07-09 2015-11-04 哈尔滨工业大学 基于IEEE1394b数据的光传输系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102023947A (zh) * 2010-12-02 2011-04-20 西北工业大学 Ieee1394总线与高速智能统一总线的直接接口方法
CN104572563A (zh) * 2014-12-11 2015-04-29 深圳市国微电子有限公司 基于ieee 1394接口的物理层电路
CN105024756A (zh) * 2015-07-09 2015-11-04 哈尔滨工业大学 基于IEEE1394b数据的光传输系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEEE 1394物理层端口的设计与实现;夏轩;《中国优秀硕士学位论文全文数据库信息科技辑》;20150215(第2期);I137-77起正文第8页5行至6行，第10页19行至22行，第11页5行至7行，附图2.2，附图3.1

Also Published As

Publication number Publication date
CN105553801A (zh) 2016-05-04

Similar Documents

Publication Publication Date Title
US9219560B2 (en) Multi-protocol SerDes PHY apparatus
KR20180073578A (ko) Mipi csi-2 c-phy 에 대한 의사-무작위 2진 시퀀스 시드들을 교번시키기
JP2016517217A (ja) データシンボル遷移ベースのクロッキングを用いたマルチワイヤシングルエンドプッシュプルリンク
CN104808966B (zh) 有效编码的方法和装置
US20200142854A1 (en) Multilane heterogeneous serial bus
CN111162984B (zh) 一种基于biss-c的控制方法、装置及通信系统
WO2012119561A1 (zh) 信号处理装置、方法、serdes和处理器
WO2015155242A1 (en) 2-wire differential-end bus transceiver system based on 12c-bus, and associated method for communication of 2-wire differential-end bus
CN113572486B (zh) 具有低速SerDes接口的发送器、接收器及其电路设计方法
CN105553801B (zh) 一种低延迟1394物理层转发电路
CN111352887B (zh) 一种pci总线到可配置帧长度串行总线适配和传输方法
TWI516060B (zh) Synchronization sequence data transmission method and circuit device
Berge et al. High-speed serial AER on FPGA
CN103078667A (zh) 一种基于超五类线的lvds高速数据传输方法
US7434084B1 (en) Method and apparatus for eliminating sampling errors on a serial bus
CN111475447B (zh) 一种基于lvds的高速串行传输的装置及数据传输方法
CN101022447A (zh) 数字信号倍速传输方法
TW201714443A (zh) 多道分數ｎ（ｎ！）及其他多線通信系統
CN204189162U (zh) 一种dfti总线编解码电路
Sabat et al. Reliable high speed data acquisition system using FPGA
Yousefzadeh et al. Multiplexing AER asynchronous channels over LVDS links with flow-control and clock-correction for scalable neuromorphic systems
TW201926908A (zh) 用於高速序列資料通訊系統的編碼和解碼架構及其相關方法、實體層電路、發射器與接收器及其中的通訊系統
WO2023104210A1 (zh) 数据传输芯片及电子设备
Makowski et al. Low latency data transmission in LLRF systems
CN216527160U (zh) 一种超高速总线收发装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20221018

Address after: Room S303, Innovation Building, No. 25, Gaoxin 1st Road, Xi'an, Shaanxi 710075

Patentee after: XI'AN XIANGTENG MICROELECTRONICS TECHNOLOGY Co.,Ltd.

Address before: No. 15, Jinye Second Road, Xi'an, Shaanxi 710065

Patentee before: AVIC XI''AN AERONAUTICS COMPUTING TECHNIQUE RESEARCH INSTITUTE