CN102023947A - Ieee1394总线与高速智能统一总线的直接接口方法 - Google Patents

Abstract

本发明公开了一种IEEE1394总线与高速智能统一总线接口方法，用于解决现有的IEEE1394总线与其他总线互联速率低的技术问题。技术方案是通过设计IEEE1394总线控制器实现对IEEE1394总线协议的解析，正确完整接收IEEE1394总线上的有效数据，通过高速收发器SerDes利用光纤通道实现对智能总线上数据的高速收发；通过高速缓冲存储器实现双向数据的缓冲存储；通过时钟控制模块实现不同速率总线的时钟切换，实现了两种总线数据的高速可靠有效传输。

Description

IEEE1394总线与高速智能统一总线的直接接口方法

技术领域

本发明涉及总线接口方法，特别涉及一种IEEE1394总线与高速智能统一总线的直接接口方法。

背景技术

IEEE1394是一种高速串行总线标准，该标准的线缆模式支持100Mb/s，200Mb/s，400Mb/s的传输速率，即插即用，支持热插拔并且其传输速度可高速升级到3.2Gb/s。IEEE1394与平台无关，广泛应用于视频传送，计算机外设和互联网连接等领域。随着航空电子系统的发展，系统的集成规模越来越大，各子系统的分工协作集中体现在总线接口通信和功能运算上，从而要求海量传感器信息、图像信息能够通过高速智能统一总线实现信息的高速共享，则迫切要求IEEE1394总线与万兆位的高速智能统一总线能够实现信息共享，而目前IEEE1394总线本身无法直接与高速统一智能总线相连接。

文献“基于FPGA的数据采集系统IEEE1394接口设计，仪表技术与传感器，2009，Vol.12(12)，p46-48，52”公开了一种IEEE1394总线与图像数据、多路传感器数据和控制指令的采集传输接口设计方法。该方法通过FPGA读取图像数据，并按相应数据格式打包后缓存到SRAM中。等时数据发送和图像缓存通过读写仲裁竞争SRAM的使用，仲裁中读操作优先级比写操作高。传感器数据采用了FPGA内部的双口RAM进行缓冲，双口RAM中根据最高位地址分成相等的2块进行“乒乓”工作，保证异步传输数据帧的完整。对主控计算机注入的控制指令流，FPGA进行数据解算后推入内部FIFO中，执行控制模块将其取出逐步执行。FPGA通过控制链路层芯片的主机接口和DM接口通信实现IEEE1394数据传输。但是这种方法只是实现了数据的单向流动，数据的最大通行能力受IEEE1394传输速度约束；此外，这种方法只是实现了IEEE1394总线与少数几种设备的接口，当IEEE1394总线与其他总线形式连接时仍会由于传输介质和速度各异而难以实现数据交互；因此，仍然没有解决IEEE1394总线与高速智能统一总线的直接接口问题。

发明内容

为了克服现有技术IEEE1394总线与其他总线互联速率低的不足，本发明提出了一种IEEE1394总线与高速智能统一总线的直接接口方法，通过设计IEEE1394总线控制器实现对IEEE1394总线协议的解析，正确完整接收IEEE1394总线上的有效数据，通过高速收发器SerDes利用光纤通道实现对智能总线上数据的高速收发；通过高速缓冲存储器实现双向数据的缓冲存储；通过时钟控制模块实现不同速率总线的时钟切换，实现两种总线数据的高速可靠有效传输。

本发明解决其技术问题所采用的技术方案：一种IEEE1394总线与高速智能统一总线的直接接口方法，其特点是包括以下步骤：

(a)以存储转发机制为基础，通过缓冲区的读写时钟切换实现两种不同传输速率总线的互联。在高速逻辑阵列内部开辟收发缓存，根据数据来源自动切换收发缓存的读写时钟(如附图2)；通过设置不同优先级对IEEE1394和高速智能总线资源进行管理，规定从总线接收数据的优先级高于写数据的优先级，当IEEE1394总线有数据到达时，总线调度器中状态寄存器1394标志位置位，屏蔽对该端总线的发送数据请求；此时，从高速收发器SerDes接收到的数据将全部存入1394发送缓冲区，1394总线空闲，标志位清零。反之亦然。从而有效避免了总线冲突和数据丢失现象的发生。

(b)IEEE1394单元向智能总线发送时，通过智能总线编码单元将本部件地址及待发送的信号按照总线编码规则进行编码，然后在低频同步信号控制下将发送信息送入双向存贮器等待发送；接收到向总线发送指令后通过选择开关关闭低频同步信号而开通高频同步信号，通过数据并转串及控制向智能总线发送地址和信号。

(c)接收数据时，IEEE1394单元通过高速逻辑阵列连续自动接收并判断来自智能总线的允许发送信号和来至其它单元的地址信号，以判定向总线发送信号或者从总线读取IEEE1394所需的信息；若向总线发送信号，则按照(b)的流程发送；若需要读取总线信号，则在总线同步信号控制下写入双向存贮器，保存所需总线信号；接收完后，通过选择开关关闭总线同步信号而开通低频同步信号，将读取的总线信号送入智能解码单元进行解码，存贮数据以备使用。

(d)设计帧格式实现总线ID识别、数据路由、屏蔽接收。

(e)采用大容量双端口高速存储器以避免高速智能总线向IEEE1394总线传输数据量大数据丢失的情况，并实现对存储器的读写双工操作；高速逻辑阵列内部模块采用并行块、流水线设计，使得IEEE1394总线与智能总线的数据传输延时最小化。

本发明的有益效果是：实现了IEEE1394总线与智能总线的接口，通过智能总线接口可以实现IEEE1394总线与其他总线形式的双向可靠互联；采用时钟切换和数据接收发送的优先级设置，并充分利用了高速逻辑阵列并行性可重构性的特点，实现了低速IEEE1394总线和高速智能总线的双向数据交互，提高了IEEE1394总线的数据传输速度；只是在与总线相接的存贮单元、并转串、选择开关和高速逻辑阵列使用甚高频器件，而其余部分只需要能满足本单元要求的器件即可，从而降低了对接口硬件性能的要求，增加了数据传输的可靠度。

下面结合附图和实施例对本发明作详细说明。

附图说明

图1是本发明IEEE1394总线与高速智能统一总线的直接接口方法接口图。

图2是本发明总线仲裁机构通信控制图。

图3是本发明双端总线双向通信的状态机原理图。

图4是本发明IEEE1394数据发送流程图。

图5是本发明IEEE1394数据接收流程图。

图6是本发明是智能总线数据帧格式图。

具体实施方式

参照图1～6，详细说明本发明。

本实施例为一种IEEE1394总线与智能总线的接口方法，实现了IEEE1394设备通过高速智能总线进行高速光纤发送和高速光纤数据基于低速IEEE1394总线进行数据接收的功能。本实施例的硬件结构包括IEEE1394控制器、智能总线控制器、中央总线仲裁控制器和高速大容量存储器。

本实施例中两种总线的调度和接口控制主要在高速逻辑阵列FPGA中完成，FPGA采用美国Altera公司的Cyclone系列的EP1C12芯片。该芯片密集度达12060个LE单元，完全能够满足图像处理算法和系统逻辑控制的需要；169个用户可用I/O端口满足系统实现图像采集和存储的多个芯片连接要求。IEEE1394总线协议中的链路层和物理层采用PHILIPS公司的链路层控制芯片PDI1394L40和物理层芯片PDI1394L25实现；高速收发器SerDes采用BCM8152，可达到万兆位的数据收发速度；高速双口RAM采用型号为IDT70V3079的芯片，其读写速度最快可达到4ns；FPGA主要进行数据的双向缓冲和调度、总线仲裁和时钟切换的工作，以实现两种总线的双工通信，最大化利用总线的通信能力并避免数据的丢失。

IEEE1394总线的传输速率低于高速智能总线，从IEEE1394发送的数据，首先在高速缓冲区中缓存，当缓冲到一定量时，总线调度器向高速智能总线发送请求数据发送信号，并分配发送数据的时间片，同时控制时钟切换模块切换存储器同步时钟；此时，高速智能总线控制器发出读缓冲区信号，并对从缓冲区读取的信号以智能总线数据帧格式编码，然后高速将数据投递到高速收发器发送缓存。经光纤通道传入高速收发器的数据，同样在智能总线接收缓冲区中缓存，总线调度器检测到有数据到达时进行总线仲裁，当1394总线空闲时立即向其发送请求发送信号，分配发送数据的时间片，同时控制时钟切换模块将存储器读写切换到低速模式；此时，IEEE1394控制器发出读缓冲区信号，读出的数据经过IEEE1394编码后发出。

本实例在总线管理上采用基于优先级的控制管理的方法。当缓冲区中有数据等待发送，同时也有数据到达，此时总线仲裁机构让数据发送进入等待状态，让出总线进行数据的接收工作，当接收完毕后唤醒数据发送进程，恢复数据的发送。

IEEE1394总线与智能总线的接口的实现，使得每个挂接在智能总线上低速总线独享该总线最大带宽。基于本实施例可实现IEEE1394总线与其他总线的互联，且总线数据的路由具有智能性。智能总线上具有多个低速总线接口，因此基于智能总线实现的IEEE1394与其他总线的互联具有体积小、成本低、功耗小，传输高速可靠等优点。

Claims (1)

1.一种IEEE1394总线与高速智能统一总线接口方法，其特征在于包括以下步骤：

(a)以存储转发机制为基础，通过缓冲区的读写时钟切换实现两种不同传输速率总线的互联；在高速逻辑阵列内部开辟收发缓存，根据数据来源自动切换收发缓存的读写时钟(如附图2)；通过设置不同优先级对IEEE1394和高速智能总线资源进行管理，规定从总线接收数据的优先级高于写数据的优先级，当IEEE1394总线有数据到达时，总线调度器中状态寄存器1394标志位置位，屏蔽对该端总线的发送数据请求；此时，从高速收发器SerDes接收到的数据将全部存入1394发送缓冲区，1394总线空闲，标志位清零；反之亦然；从而有效避免了总线冲突和数据丢失现象的发生；

(b)IEEE1394单元向智能总线发送时，通过智能总线编码单元将本部件地址及待发送的信号按照总线编码规则进行编码，然后在低频同步信号控制下将发送信息送入双向存贮器等待发送；接收到向总线发送指令后通过选择开关关闭低频同步信号而开通高频同步信号，通过数据并转串及控制向智能总线发送地址和信号；

(c)接收数据时，IEEE1394单元通过高速逻辑阵列连续自动接收并判断来自智能总线的允许发送信号和来至其它单元的地址信号，以判定向总线发送信号或者从总线读取IEEE1394所需的信息；若向总线发送信号，则按照(b)的流程发送；若需要读取总线信号，则在总线同步信号控制下写入双向存贮器，保存所需总线信号；接收完后，通过选择开关关闭总线同步信号而开通低频同步信号，将读取的总线信号送入智能解码单元进行解码，存贮数据以备使用；

(d)设计帧格式实现总线ID识别、数据路由、屏蔽接收；

(e)采用大容量双端口高速存储器以避免高速智能总线向IEEE1394总线传输数据量大数据丢失的情况，并实现对存储器的读写双工操作；高速逻辑阵列内部模块采用并行块、流水线设计，使得IEEE1394总线与智能总线的数据传输延时最小化。

Images