CN102033841B - Usb2.0总线与高速智能统一总线的直接接口方法 - Google Patents

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Abstract

本发明公开了一种USB2.0总线与高速智能统一总线的直接接口方法，用于解决现有的USB2.0总线与其他总线互联速率低的技术问题。技术方案是通过设计USB控制器实现对USB标准的解析，正确完整的接收USB2.0总线上的有效数据，通过高速收发器SerDes利用光纤通道实现对智能总线数据的高速收发；通过高速缓冲存储器实现双向数据的缓冲存储；通过时钟控制模块实现不同速率总线的时钟切换，实现了两种总线数据的高速可靠有效传输。

Description

USB2.0总线与高速智能统一总线的直接接口方法
技术领域
本发明涉及一种总线接口方法，特别涉及一种USB2.0总线与高速智能统一总线的直接接口方法。
背景技术
通用串行总线(USB)作为一种快速、灵活的总线接口，以其传输速率高、方便易用、价格低廉、易于扩展、可靠性高、功耗小的特点，使得USB成为当前流行的接口技术，广泛应用于实时数据采集，工业现场控制等领域。随着航空电子系统的发展，系统的集成规模越来越大，各子系统的分工协作集中体现在总线接口通信和功能运算上，从而要求海量传感器信息、图像信息能够通过高速智能统一总线实现信息的高速共享，则迫切要求传输速度最高480Mbps的USB2.0总线与万兆位的高速智能统一总线能够实现信息共享，而目前USB2.0总线本身无法直接与高速统一智能总线相连接。
文献“基于USB2.0的数据传输接口转换系统，微计算机信息——嵌入式与SOC，2009，第25卷第10-2期，p59-61”公开了一种USB2.0总线与RS422/RS485总线的接口转换方法。该方法利用RS485或RS422协议将数据传给DSP，DSP通过片选控制线通知FPGA准备处理数据；随后，DSP发出中断请求信号。FPGA接收DSP发出的中断请求后，通过RD向DSP发出读准备就绪信号；接着，DSP就可以通过地址总线AD0-9把数据地址传输给FPGA；FPGA在向USB发送数据之前，发出输出允许选通信号；USB控制芯片处理该事件时，向FPGA发送读选通信号，接着FPGA通过ADR0-9地址总线把数据的地址传给USB控制芯片。当数据由计算机向远端设备发送时，计算机通过HUB向USB控制芯片发送数据采集指令，USB控制芯片发送写选通信号，并通过16位数据线把数据采集指令发送给FPGA。FPGA接收到数据采集指令后通过WR向DSP发送写信号，FPGA通过16位数据线把数据采集指令向DSP发送，DSP接着把数据采集指令发送给RS485或RS422。但是，该接口需要借助DSP和FPGA进行数据通信的中间转换，并且以握手的方式控制数据的收发和数据格式的转换，属于USB2.0与RS485/RS422的间接连接方法，目前公开的文献中没有USB2.0直接与高速总线相连的方法，都必须通过PC104、ARM、DSP、PC等系统与外部总线相连，不能使USB2.0脱离系统直接接入高速智能统一总线。
发明内容
为了克服现有技术USB2.0总线与其他总线互联速率低的不足，本发明提出了一种USB2.0总线与高速智能统一总线的直接接口方法，通过设计USB控制器实现对USB标准的解析，正确完整的接收USB2.0总线上的有效数据，通过高速收发器SerDes利用光纤通道实现对智能总线数据的高速收发；通过高速缓冲存储器实现双向数据的缓冲存储；通过时钟控制模块实现不同速率总线的时钟切换，实现两种总线数据的高速可靠有效传输。
本发明解决其技术问题所采用的技术方案：一种USB2.0总线与高速智能统一总线的直接接口方法，其特点是包括以下步骤：
(a)以存储转发机制为基础，通过缓冲区的读写时钟切换实现两种不同传输速率总线的互联。在高速逻辑阵列内部开辟收发缓存，根据数据来源自动切换收发缓存的读写时钟；通过设置不同优先级对USB 2.0和高速智能总线资源进行管理，规定从总线接收数据的优先级高于写数据的优先级，当USB2.0总线有数据到达时，总线调度器中状态寄存器USB2.0标志位置位，屏蔽对该端总线的发送数据请求；此时，从高速收发器SerDes接收到的数据将全部存入USB2.0发送缓冲区，USB2.0总线空闲，标志位清零。反之亦然。从而有效避免了总线冲突和数据丢失现象的发生。
(b)USB2.0单元向智能总线发送时，通过智能总线编码单元将本部件地址及待发送的信号按照总线编码规则进行编码，然后在低频同步信号控制下将发送信息送入双向存贮器等待发送；接收到向总线发送指令后通过选择开关关闭低频同步信号而开通高频同步信号，通过数据并转串及控制向智能总线发送地址和信号。
(c)USB2.0单元通过高速逻辑阵列连续自动接收并判断来自智能总线的允许发送信号和来至其它单元的地址信号，以判定向总线发送信号或者从总线读取USB2.0所需的信息；若向总线发送信号，则按照(b)的流程发送；若需要读取总线信号，则在总线同步信号控制下写入双向存贮器，保存所需总线信号；接收完后，通过选择开关关闭总线同步信号而开通低频同步信号，将读取的总线信号送入智能解码单元进行解码，存贮数据以备使用。
(d)设计帧格式实现总线ID识别、数据路由、屏蔽接收。
(e)采用大容量双端口高速存储器以避免高速智能总线向USB2.0总线传输数据量大数据丢失的情况，并实现对存储器的读写双工操作；高速逻辑阵列内部模块采用并行块、流水线设计，使得USB2.0总线与智能总线的数据传输的延时最小化。
本发明的有益效果是：实现了USB2.0总线与智能总线的接口，通过智能总线接口可以实现USB2.0总线与其他总线形式的有效可靠互联；采用时钟切换和数据接收发送的优先级设置，并充分利用了高速逻辑阵列并行性可重构性的特点，实现了低速USB2.0总线和高速智能总线的双向数据交互，提高了USB2.0总线的数据传输速度；只是在与总线相接的存贮单元、并转串、选择开关和高速逻辑阵列使用甚高频器件，而其余部分只需要能满足本单元要求的器件即可，从而降低了对接口硬件性能的要求，增加了数据传输的可靠度，并且降低了成本。
下面结合附图和实施例对本发明作详细说明。
附图说明
图1是本发明USB2.0总线与智能总线接口图。
图2是本发明总线仲裁机构通信控制图。
图3是本发明双端总线双向通信的状态机原理图。
图4是本发明USB2.0数据发送流程图。
图5是本发明USB2.0数据接收流程图。
图6是本发明智能总线数据帧格式图。
图7是现有技术的USB2.0总线数据传输接口转换图。
具体实施方式
参照图1～6，详细说明本发明。
本发明为一种USB2.0总线与智能总线的接口方法，实现了USB2.0设备通过高速智能总线进行高速光纤发送和高速光纤数据基于USB2.0总线进行数据接收。本发明的硬件结构包括USB2.0总线控制器、智能总线控制器、中央总线仲裁控制器和高速大容量存储器。
本实施例中两种总线的调度和接口控制主要在高速逻辑阵列FPGA中完成，FPGA采用美国Altera公司的Cyclone系列的EP1C12芯片。该芯片密集度达12060个LE单元，完全能够满足图像处理算法和系统逻辑控制的需要；169个用户可用I/O端口满足系统实现图像采集和存储的多个芯片连接要求。USB2.0接口控制采用PHILIP公司的ISP1581芯片，该芯片完全符合USB2.0规范，内部通用DMA模块使得数据流可以方便集成；高速收发器SerDes采用BCM8152，可实现10Gbps的数据收发速度；高速双口RAM采用型号为IDT70V3079的芯片，其读写速度最快可达到4ns；FPGA主要进行数据的双向缓冲和调度、总线仲裁和时钟切换的工作，以实现两种总线的双工通信，最大化利用总线的通信能力并避免数据的丢失。
USB2.0总线的传输速率低于高速智能总线，从USB2.0发送的数据，首先在高速缓冲区中缓存，当缓冲到一定量时，总线调度器向高速智能总线发送请求数据发送信号，并分配发送数据的时间片，同时控制时钟切换模块切换存储器同步时钟；此时，高速智能总线控制器发出读缓冲区信号，并对从缓冲区读取的信号以智能总线数据帧编码，编码后数据帧投递到高速收发器SerDes的发送缓存，并在时钟沿到来时高速发送出去。经光纤通道传入高速收发器SerDes的数据，同样在智能总线接收缓冲区中缓存，总线调度器检测到有数据到达时进行总线仲裁，当USB2.0总线空闲时立即向其发送请求发送信号，分配发送数据的时间片，同时控制时钟切换模块将存储器读写切换到低速模式；此时，USB2.0控制器发出读缓冲区信号，读出的数据经过USB2.0编码后发出。
本实例在总线管理上采用基于优先级的控制管理的方法。当缓冲区中有数据等待发送，同时也有数据到达，此时总线仲裁机构让数据发送进入等待状态，让出总线进行数据的接收工作，当接收完毕后唤醒数据发送进程，恢复数据的发送。
USB2.0总线与智能总线的接口的实现，使得每个挂接在智能总线上低速总线独享该总线最大带宽。基于本发明可实现USB2.0总线与其他总线的互联，且总线数据的路由具有智能性。智能总线上具有多个低速总线接口，因此基于智能总线实现的USB2.0与其他总线的互联具有体积小、成本低、功耗小，传输高速可靠等优点。

Claims (1)

1.一种USB2.0总线与高速智能统一总线的直接接口方法，其特征在于包括以下步骤：
(a)以存储转发机制为基础，通过缓冲区的读写时钟切换实现USB2.0总线与高速智能统一总线的互联；在高速逻辑阵列内部开辟收发缓存，根据数据来源自动切换收发缓存的读写时钟；通过设置不同优先级对USB 2.0总线和高速智能统一总线资源进行管理，规定从高速智能统一总线接收数据的优先级高于写数据的优先级，当USB2.0总线有数据到达时，高速智能统一总线调度器中状态寄存器USB2.0总线标志位置位，屏蔽对该端总线的发送数据请求；此时，从高速收发器SerDes接收到的数据将全部存入USB2.0总线发送缓冲区，USB2.0总线空闲，标志位清零；当USB2.0总线发送数据时，高速智能统一总线调度器中状态寄存器USB2.0总线标志位置位；将待发送的数据全部存入USB2.0总线接收缓冲区，在高速智能统一总线上数据接收空闲时，通过高速收发器SerDes将其向外发送出去；高速智能统一总线数据发送结束时，标志位清零；从而有效避免了总线冲突和数据丢失现象的发生；
(b)USB2.0总线单元向高速智能统一总线发送时，通过高速智能统一总线编码单元将本部件地址及待发送的信号按照总线编码规则进行编码，然后在低频同步信号控制下将发送信息送入双向存贮器等待发送；接收到向高速智能统一总线发送指令后通过选择开关关闭低频同步信号而开通高频同步信号，通过数据并转串及控制模块向高速智能统一总线发送地址和信号；
(c)USB2.0总线单元通过高速逻辑阵列连续自动接收并判断来自智能总线的允许发送信号和来自总线ID的信号，以判定向总线发送信号或者从总线读取USB2.0总线所需的信息；若向高速智能统一总线发送信号，则按照(b)的流程发送；若需要读取高速智能统一总线信号，则在高速智能统一总线同步信号控制下写入双向存贮器，保存所需高速智能统一总线信号；接收完后，通过选择开关关闭高速智能统一总线同步信号而开通低频同步信号，将读取的高速智能统一总线信号送入智能解码单元进行解码，存贮数据以备使用；
(d)设计帧格式实现总线ID识别、数据路由、屏蔽接收；
(e)采用大容量双端口高速存储器以避免高速智能统一总线向USB2.0总线传输数据时，因传输的数据量大而导致有效数据丢失的情况，并实现对存储器的读写双工操作；高速逻辑阵列内部模块采用并行块、流水线设计，使得USB2.0总线与高速智能统一总线的数据传输的延时最小化。
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