CN102033842B - S模式应答机与高速智能统一总线接口方法 - Google Patents
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Abstract
本发明公开了一种S模式应答机与高速智能统一总线的接口方法，用于解决现有的S模式应答机无法直接接入高速智能统一总线的技术问题。技术方案是S模式应答机信号以低速输入、以高速输出，实现低速ARINC429信号向高速智能统一总线信号的转换。采用普通低频器件进行电平转换、高速智能统一总线编码，采用高速逻辑器件接收高速智能统一总线的发送允许信号，采用高速双端口RAM缓存数据，设置选择开关切换双端口RAM的高低速读写时钟，采用数据并转串及控制单元将并行信号进行串行转换及控制串行信号向高速智能统一总线的发送，实现了S模式应答机与高速智能统一总线的接口。
Description
技术领域
本发明涉及一种总线接口方法，特别涉及一种S模式应答机与高速智能统一总线接口方法。
背景技术
由于询问应答方便、高度精度、可靠传输方面的优越性，S模式已被国际民航组织(ICAO)接受，作为二次监视雷达的行业标准，机载应答机也正在逐渐改装为S模式应答机。S模式应答机已在空中交通管制、飞机防撞、多点定位、ADS-B和军用敌我识别等系统中得到了广泛的应用。
现代航空总线要求信息快速共享，需要实现高速大容量数据和图像信号的传输，通讯频率为Gbt以上，而S模式应答机在实际使用中需要与多种外部设备互联以交换信息，如与中央大气数据计算机的通讯采用ARINC429总线，其数据传输速率有12.5kbit/s和100kbit/s两种，无法满足航空总线高传输速率的要求，因而需要将ARINC429总线信息接入高速智能统一总线进行传输。
文献“基于80C196KC的ARINC429总线接口板设计，微计算机信息，2008年第7期”公开了一种基于Intel16位单片机80C196KC的ARINC429总线接口板。该接口以单片机系统作为中转电路，控制ARINC429数据的收发和数据格式的转换。文献“基于DSP/BIOS的ARINC429总线接口设计，航空计算技术，2009年第39卷第2期”公开了一种基于DSP芯片TMS320F2812的ARINC429与计算机的通讯接口。该接口以DSP芯片为控制核心，采用采用DE I公司的DE I1016协议芯片作为AR INC429航空总线接口电路，以嵌入式系统DSP/BIOS为平台设计AR INC 429总线接口。目前公开的文献中没有ARINC429直接与高速总线相连的方法，都必须通过PC104、ARM、DSP、PC等系统与外部总线相连，不能使ARINC429脱离系统直接接入高速智能统一总线。
发明内容
为克服现有S模式应答机无法直接接入高速智能统一总线的不足，本发明提供一种S模式应答机与高速智能统一总线接口方法，本发明基于信号慢进快出的思想，S模式应答机信号以低速输入、以高速输出，实现低速ARINC429信号向高速智能统一总线信号的转换。采用普通低频器件进行电平转换、高速智能统一总线编码，采用高速逻辑器件接收高速智能统一总线的发送允许信号，采用高速双端口RAM缓存数据，设置选择开关切换双端口RAM的高低速读写时钟，采用数据并转串及控制单元将并行信号进行串行转换及控制串行信号向高速智能统一总线的发送，以此为基础实现S模式应答机与高速智能统一总线的接口。
本发明解决其技术问题所采用的技术方案：一种S模式应答机与高速智能统一总线接口方法，其特点是包括以下步骤：
1)S模式应答机通过高速逻辑阵列连续自动接收并判断来自智能总线的允许发送信号和来自其它单元的地址信号，判定向总线发送信号或者从总线读取所需信息。
2)若S模式应答机向智能总线发送信号，则S模式应答机信号首先通过电平转换单元转换成与高速智能统一总线编码单元内部电平一致的信号；S模式应答机接收模块将输入信号按照S模式应答机信号协议进行数据提取，并将提取到的数据发送给智能总线编码单元；智能总线编码单元将本部件地址及待发送的信号按照总线编码规则进行编码，然后在低频同步信号控制下将发送信息送入双向存储器等待发送；接收到向总线发送指令后通过选择开关关闭低频同步信号而开通高频同步信号，通过数据并转串及控制向智能总线发送地址和信号；
3)若S模式应答机需要读取智能总线信号，则在总线同步信号控制下将光纤通道的信号读入高速收发器，高速收发器将总线的串行信号转换为并行信号，由智能总线控制单元控制以高速时钟写入双向存储器，保存所需总线信号；接收完后，通过选择开关关闭总线同步信号而开通低频同步信号，将读取的总线信号送入智能解码单元进行解码，存贮数据以备使用。
本发明的有益效果是：由于采用普通低频器件进行电平转换、高速智能统一总线编码，采用高速逻辑器件接收高速智能统一总线的发送允许信号，采用高速双端口RAM缓存数据，设置选择开关切换双端口RAM的高低速读写时钟，采用数据并转串及控制单元将并行信号进行串行转换及控制串行信号向高速智能统一总线的发送，实现了S模式应答机与高速智能统一总线的接口。本发明S模式应答机与高速智能统一总线接口方法不需要通过PC104、ARM、DSP、PC等系统，可使S模式应答机直接通过高速智能统一总线与各种外部设备交换信息，实现信息快速共享。本发明只是在与高速智能统一总线相接的存储单元、并转串、选择开关和高速逻辑阵列使用甚高频器件，而其余部分只需要能满足本单元要求的器件即可。
下面结合附图和实施例对本发明作详细说明。
附图说明
图1是本发明S模式应答机与高速智能统一总线接口方法原理图。
图2是本发明S模式应答机与高速智能统一总线接口方法信号发送流程图。
图3是本发明S模式应答机与高速智能统一总线接口方法信号接收流程图。
具体实施方式
参照附图1～3，详细说明本发明。
本实施例S模式应答机与高速智能统一总线接口方法，在与S模式应答机相连接的单元采用普通器件，能满足自身工作需求即可，与高速智能统一总线相连接的单元采用甚高频器件，满足高速智能统一总线工作需求。本实施例高速智能统一总线编码单元采用EP1C12Q240系列的FPGA，高速逻辑阵列采用Hittite公司的高速数字逻辑，高速双端口RAM采用IDT70V3079，数据并转串及控制单元采用高速收发器BCM8152，支持10Gbps的数据收发速度。
本实施例接口方法基于信号慢进快出的思想，信号转换流程如下：
S模式应答机向智能总线发送信号时，首先通过高速逻辑阵列连续自动接收并判断来自智能总线的允许发送信号；收到允许发送信号后，通过电平转换单元将S模式应答机信号电平转换为FPGA内部TTL电平，使得能与FPGA协调一致；信号进入FPGA后先由低速收发单元根据信号格式接收有效数据；有效数据及本部件地址输入智能总线编码单元，按照总线数据帧格式将有效数据封装成智能总线传输格式；在低频同步信号控制下写入双向RAM缓存单元等待发送；接收到向总线发送指令后通过选择开关关闭低频同步信号而开通高频同步信号，通过高速收发器将待发送信号并转串及控制向智能总线发送地址和信号。
S模式应答机接收外部信号时，采用高速收发器对智能总线网络上的信号进行电平格式调整，然后将结果输入给智能总线管理与控制单元。智能总线管理与控制单元采用高速时钟将输入写入双端口RAM，保存所需总线信号；接收完后，通过选择开关关闭总线同步信号而开通低频同步信号，将读取的总线信号送入智能解码单元进行解码；再传入电平转换单元，将FPGA的TTL电平转换为与S模式应答机内部一致的电平信号。
整个转换过程采用嵌套状态机实现，按顺序流程进行，并行过程在顺序流程的参考下进行。时钟控制模块根据高速智能统一总线同步信号和S模式应答机信号的速率分别产生高低速时钟，作为双端口RAM的读写时钟控制信号。
Claims (1)
1.一种S模式应答机与高速智能统一总线的接口方法，其特征包括以下步骤：
(1)S模式应答机通过高速逻辑阵列连续自动接收并判断来自高速智能统一总线的允许发送信号和来自其它单元的地址信号，判定向高速智能统一总线发送信号或者从高速智能统一总线读取所需信息；
(2)若S模式应答机向高速智能统一总线发送信号，则S模式应答机信号首先通过电平转换单元转换成与高速智能统一总线编码单元内部电平一致的信号；S模式应答机接收模块将输入信号按照S模式应答机信号协议进行数据提取，并将提取到的数据发送给高速智能统一总线编码单元；高速智能统一总线编码单元将本部件地址及待发送的信号按照高速智能统一总线编码规则进行编码，然后在低频同步信号控制下将发送信息送入双向存储器等待发送；高速智能统一总线管理与控制单元接收到向高速智能统一总线发送指令后通过选择开关关闭低频同步信号而开通高频同步信号，通过数据并转串及控制向高速智能统一总线发送地址和信号；
(3)若S模式应答机需要读取高速智能统一总线信号，则在高速智能统一总线同步信号控制下将光纤通道的信号读入高速收发器，高速收发器将高速智能统一总线的串行信号转换为并行信号，由高速智能统一总线管理与控制单元控制以高速时钟写入双向存储器，保存所需高速智能统一总线信号；接收完后，通过选择开关关闭高速智能统一总线同步信号而开通低频同步信号，将读取的高速智能统一总线信号送入智能解码单元进行解码，存贮数据以备使用。
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