CN105281783B - 基于fpga和dsp平台的信号解码单元及其实现方法 - Google Patents

Abstract

本发明提供了一种基于FPGA和DSP平台的信号解码单元及其实现方法，包括：信号解码板卡、FPGA模块、PCI接口芯片、DSP模块、光通信模块，所述FPGA模块、PCI接口芯片、DSP模块、光模块设置在信号解码板卡上，其中FPGA模块通过总线与PCI接口芯片、DSP模块相连，PCI接口芯片通过PCI总线连接至显控台，DSP模块通过LINK口连接至外部的信号处理板，所述FPGA模块通过光通信模块接收和发送光信号。本发明中的方法采用的系统结构简单，采用大规模集成芯片，多通道处理，简化了系统设计，且具有传输距离远、抗干扰能力强、存储资源耗费少、数据格式转换稳定可靠、传输速率高等优点。

Description

基于FPGA和DSP平台的信号解码单元及其实现方法

技术领域

本发明涉及信号解码领域，具体地，涉及基于FPGA和DSP平台的信号解码单元及其实现方法。

背景技术

随着数字式系统的发展，大容量数据的远距离传输、以及对数据进行有效的编码解码成为系统设计的重要课题。以信号解码单元作为数据传输核心，采用以太网技术和光电转换模块，搭建适合大批量数据传输的以太网络接口硬件平台，既可以提高通信质量，又能简化系统布线，为信号的以太网络通信提供一种很好的解决方案，有着广泛的应用前景。

而常用的通用信号解码单元传输速率较低，且不具备多通道信号解码的能力，但是，当项目设计复杂度提高、需要对多个分机进行数据整合时，必须进行多路输入信号解码。随着通道数的增加，达到较高传输率时，需要设计多个光电转换模块；同时，为了达到作用距离远、受外界干扰小、速率快等传输效果，需要对数据的长度、介质的选择等做好控制。以往，对于这种解码信号的传输往往是采用ATM协议，虽然也是利用光纤，但是速率较慢、接口协议较复杂，这对于多分机系统的信号解码以及数据传输来说都是不利因素。

为了克服上述不利因素，需要一种信号解码单元，这种信号解码板可以满足传输距离远及抗干扰能力强、多通道处理、数据格式转换稳定可靠及传输速率高的要求。

发明内容

针对现有技术中的不足，本发明的目的是提供一种基于FPGA和DSP平台的信号解码单元及其实现方法。

根据本发明提供的基于FPGA和DSP平台的信号解码单元，包括：信号解码板卡、FPGA模块、PCI接口芯片、DSP模块、光通信模块，所述FPGA模块、PCI接口芯片、DSP模块、光通信模块设置在信号解码板卡上，其中FPGA模块通过总线与PCI接口芯片、DSP模块相连，PCI接口芯片通过PCI总线连接至显控台，DSP模块通过LINK口连接至外部的信号处理板，所述FPGA模块通过光通信模块接收和发送光信号；

-所述FPGA模块包括芯片FPGA_1、芯片FPGA_2，所述芯片FPGA_1通过PCI总线接收显控台下发的参数、指令的报文信息，将所述报文信息译码成DSP能够识别读取的数据，并写入DSP内存区域；所述芯片FPGA_2整理和存储光通信模块的上行数据，发送下行数据至光通信模块，并为记录仪提供数据回放通路；

-所述PCI接口芯片用于将显控台下发的参数、指令的报文信息传输至芯片FPGA_1；

-所述DSP模块用于处理芯片FPGA_1、芯片FPGA_2、外部信号处理板发送的数据，并将处理后的数据发送至所述芯片FPGA_1、芯片FPGA_2、外部信号处理板；

-所述光通信模块包括多个光模块，所述光模块接收芯片FPGA_2的下行数据并转换为光信号后发出；接收外部的光信号并转换为芯片FPGA_2能够识别的上行数据发送至芯片FPGA_2。

优选地，所述DSP模块接收经过芯片FPGA_1译码的显控台下发的参数、指令的报文信息，并将所述显控台下发的参数、指令的报文信息转换为外部信号处理板需求的格式后通过LINK口输送至外部信号处理板；所述芯片FPGA_2将多个光模块传输的上行数据整理打包后发送给DSP模块，且所述DSP模块周期性地将外部信号处理板输入的报文信息经DSP外部总线发送给芯片FPGA_2，并由芯片FPGA_2通过光模块发送出去，其中芯片FPGA_2与DSP模块之间传输的信号包括：控制信号、中断信号、通用IO信号、地址信号、数据信号。

优选地，所述光通信模块包括第一光模块、第二光模块、第三光模块以及第四光模块这四个模块，所述四个模块采用SFP可插拔连接的单模光电收发器；其中，第四光模块作为所述记录仪的接口，所述第一光模块、第二光模块为接收机选用的接口，第三光模块为发射机的接口。

优选地，所述DSP模块通过芯片FPGA_2的FIFO进行读写并实现FPGA_2逻辑的初始化，具体地，DSP模块与芯片FPGA_2通过外部总线接口进行通信控制，即分配不同的外部地址空间完成芯片FPGA_2发送的数据的读写操作。

优选地，所述信号解码板卡的尺寸为6U；所述PCI接口芯片采用PLX公司的PCI9056，并依据32bit/66MHz CPCI总线协议；所述DSP模块采用ADI公司的ADSP-TS201；所述LINK口用于信号解码板卡之间的数据传输，所述DSP模块设置有三个LINK口，其中两个LINK口为全双工方式，另外一个LINK口为单工方式，信号解码板卡间互连峰值为单向400MBytes/s，双向800MBytes/s，芯片FPGA_1采用Xilinx公司Virtex-5系列芯片XC5VLX50，所述芯片FPGA_2采用Xilinx公司Virtex-5系列芯片XC5VLX30T。

根据本发明提供的基于FPGA和DSP平台的信号解码单元的实现方法，其特征在于，利用权利要求1所述的基于FPGA和DSP平台的信号解码单元实现，包括如下步骤：

数据写入步骤：通过芯片FPGA_1接收显控台下发的参数、指令的报文信息并将所述报文信息译码成DSP能够识别读取的数据，并写入DSP内存区域；

设置通信模式步骤：设置DSP模块与FPGA模块之间的通信模式；

DSP程序执行的步骤：利用DSP程序控制DSP模块与FPGA模块之间数据的接收和发送；

光通信模块数据存储步骤：利用FPGA模块存储由外部光纤经光通信模块发送的数据；

接收机数据的记录与回放步骤：所述FPGA模块整理和存储光通信模块的上行数据，发送下行数据至光通信模块，并为记录仪提供数据回放通路，当记录仪有回放操作时将记录仪回放的数据经DSP模块传输给信号处理板后在显控台显示出来。

优选地，所述设置通信模式步骤包括：

步骤i：DSP模块在下行状态时接收并存储显控台下发的参数信息，并在上行状态时将数据转换格式后传输给信号处理板；

步骤ii：芯片FPGA_2在下行状态时将参数信息通过光通信模块发送出去，在上行状态时对光通信模块的上行数据进行存储整理，并为记录仪提供数据记录和回放的通路；FPGA模块发送显控台的指令、接收发射机及接收机上传数据、并与记录仪进行数据通信；

步骤iii：DSP模块接收显控台指令，并通过外部总线传输给FPGA模块；FPGA模块通过千兆光接口接收多路数据，进行整理打包后传给DSP模块。

优选地，所述DSP程序执行的步骤包括：

FPGA模块向DSP模块发送数据：FPGA模块接收到一个以太网数据帧后向DSP模块发送外部中断信号，通知DSP模块从FPGA模块中读取一帧数据，DSP模块通过外部总线读取FPGA模块中FIFO缓存的数据，读完一帧数据之后向FPGA模块的结束标志地址进行一次读操作；其中，DSP模块与FPGA模块连接的外部总线为32位数据线，即DSP模块每一次读操作读取一个32位的数据；

DSP模块向FPGA模块发送数据：显控台或者信号处理板发送数据至DSP模块和FPGA模块，DSP模块通过总线向FPGA模块写入数据，其中，FPGA模块接收到的数据为16bit的数据。

优选地，所述光通信模块数据存储步骤包括：

将输入的每一路光纤数据都分别存储到了两个相同的RAM中，需要将数据通过芯片FPGA_2传输给DSP模块时，读取所述两个相同的RAM中的一个RAM中的RAM数据；需要将数据通过光纤传输给记录仪时，读取所述两个相同的RAM中的另一个RAM中的RAM数据。

优选地，所述接收机数据的记录与回放步骤：利用第四光模块作为记录仪的接口，对接收机数据随时进行记录，且在记录仪有回放操作时将记录仪回放的数据经DSP模块传输给信号处理板，并在显控台上显示出来，具体地，当芯片FPGA_2检测到第四光模块有数据输入时，便将该数据写入FPGA模块用于传输数据给DSP模块的FIFO中，此时，不对接收机数据进行处理；当记录仪停止回放数据时，将FPGA模块给DSP模块传输的数据源切换到接收机数据。

与现有技术相比，本发明具有如下的有益效果：

1、本发明中的方法不仅能完成数据的转换和传输，使数据适合信号处理机的数据接口，方便水下多处理分机与显控台通信，还能稳定可靠的为数据的记录与回放提供数据通路，提高设备调试和工作的灵活性。

2、本发明中的方法采用系统结构简单，由于采用大规模集成芯片，多通道处理，简化了系统设计，传输距离远、抗干扰能力强、存储资源耗费少、数据格式转换稳定可靠、传输速率高。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1为本发明提供的基于FPGA和DSP平台的信号解码单元的工作原理框图；

图2为本发明提供的基于FPGA和DSP平台的信号解码单元上FPGA和DSP之间接口通信示意图；

图3为本发明提供的FPGA逻辑结构框图；

图4为本发明提供的XC5VLX50和DSP信号解码单元的工作原理框图；

图5为本发明中的DSP程序流程图；

图6为发明中FPGA程序模块结构框图。

具体实施方式

下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进。这些都属于本发明的保护范围。

本发明的目的是提供一种基于FPGA+DSP协同工作的高效、多通道信号解码单元的实现方法。本发明的实现过程是这样的：首先通过CPCI总线将参数更新命令写入DSP内存，由DSP通过外部总线写入FPGA的存储FIFO中，最后通过多路光电转换模块将参数数据发送出去；收到同步指令后，FPGA将光电转换模块输入的数据进行合并整理，通过外部总线写入DSP内存，由DSP通过LINK口高速传输出去，从而实现光信号与总线数据之间的信号解码功能。

基于FPGA和DSP平台的信号解码单元的实现方法，针对接收机及发射机数据与显控台及记录仪的通信进行数据转换和传输，FPGA_1采用Xilinx公司Virtex-5系列芯片XC5VLX50-1FFG676I，有7200个CLBs，480个可用I/O，2160Kb BlockRam，逻辑和存储资源丰富，实现用于访问DSP外部总线的主机接口；PCI接口芯片选用PLX公司的PCI9056，采用32bit/66MHz CPCI总线协议；DSP采用ADI公司的ADSP-TS201SABPZ060，设计有3个LINK口连接到CPCI接插件，实现板间LINK口互连，便于与信号处理板的LINK口进行数据传输；FPGA_2采用Xilinx公司Virtex-5系列芯片XC5VLX30T-1FFG665I，它有4800个CLBs，360个可用I/O，1296Kb BlockRam，逻辑和存储资源丰富，还具有8路高效率的先进串行连接口以及以太网接口控制模块，支持4路光接口独立、双向传输，最高速率可达3.75Gb/s，它通过IO实现与DSP的握手通信。

按照图1的硬件原理框图及图6的逻辑处理框图，下行状态时DSP接收并存储显控台下发的参数信息，通过外部总线写入FPGA_2的内部FIFO中，由FPGA_2将参数信息通过光纤发送出去；上行状态时FPGA_2通过光模块接收接收机和发射机数据，将其整理打包并将数据转换格式后通过外部总线传输给DSP，由DSP通过LINK端口传输给信号处理板。与此同时，FPGA_2还为记录仪提供数据记录和回放的通路，方便信号处理机随时对数据进行调用和分析。

本发明包括以下步骤：

步骤1：，FPGA_1通过PCI总线接收显控台下发的参数、指令等报文信息，将信息译码成DSP能够识别读取的数据，并写入DSP内存区域，硬件工作的原理框图如图1所示。

具体地，信号解码板卡尺寸为6U。PCI接口芯片选用PLX公司的PCI9056，采用32bit/66MHz CPCI总线协议。DSP采用ADI公司的ADSP-TS201，便于与信号处理板的LINK口进行数据传输，设计有3个LINK口连接到CPCI接插件，实现板间LINK口互连，其中2个LINK口为全双工方式，另外1个LINK口为单工方式，板间互连峰值为单向400MBytes/s,双向800MBytes/s。FPGA_1采用Xilinx公司Virtex-5系列芯片XC5VLX50，实现用于访问DSP外部总线的主机接口。

步骤2：基于FPGA和DSP的通信接口设计DSP程序流程；

在信号解码单元板上，主要分为两个部分：一部分是下行状态时接收并存储显控台下发的参数信息，上行状态时将数据转换格式后传输给信号处理板，这部分工作由板上DSP芯片来完成；一部分是下行状态时将参数信息通过光纤发送出去，上行状态时对光纤数据进行存储整理，同时为记录仪提供数据记录和回放的通路，这部分工作由板上芯片FPGA_2来完成。对外部多分机的通信、接口主要是由FPGA来完成，包括发送显控台的指令、接收发射机及接收机上传数据、与记录仪进行数据通信等。对内，主要是DSP接收显控台指令，并通过外部总线传输给FPGA；FPGA通过千兆光接口接收多路数据，进行整理打包后传给DSP，这就涉及到板上FPGA和DSP的握手通信问题。

DSP与FPGA之间的接口通信，主要包括控制信号、中断信号、通用IO信号、数据线、地址线等。接口通信示意如图2。DSP通过外部总线将报文信息周期性传输给板上FPGA_2，由此FPGA对报文信息进行接收整理，最后通过光纤发送出去。FPGA_2采用Xilinx公司Virtex-5系列芯片XC5VLX30T，利用其自身的硬件资源可以实现千兆以太网数据传输，并通过I/O口连接DSP的外部总线接口。DSP程序可以对FPGA_2中的FIFO进行读写及FPGA_2逻辑的初始化功能，利用XC5VLX30T芯片自带的MCA硬核及MGT收发模块完成千兆光纤收发接口，其逻辑结构框图如图3示。4个光电模块采用SFP可插拔连接的单模光电收发器，它将数据通过光纤传输的距离可达几千米，其中第1、2个光模块为接收机2选1的接口使用，第3个光模块为发射机接口使用，第4个光模块为记录仪接口使用。

其中，信号解码板主要逻辑及程序包括FPGA_2逻辑、DSP程序；

FPGA_2逻辑：包括千兆以太网接口模块，数据传输用的FIFO模块及控制模块，DSP外部总线接口模块。MAC硬核与MGT核可以通过硬核调用工具生成，模块会提供一个例程，可以在这个例程的基础上进行千兆以太网数据传输的开发。由于在硬核调用生成工具只能对核的部分属性进行设置，所以需要利用MAC核的HOST接口对其进行进一步的设置，这样就需要根据HOST接口时序及所需功能设置，编写一个配置模块来对MAC核内部的寄存器进行读写操作。另外在进行数据传输时，接收和发送的数据格式一定要严格符合以太网数据帧格式。DSP外部总线接口模块主要根据DSP程序对外部总线的操作规则来实现接收DSP数据和向DSP送数据及中断等功能。

DSP程序：DSP与FPGA_2通过外部总线接口进行通信控制，分配不同的外部地址空间完成数据的读写操作，分配的地址如下：0x30000000读FPGA数据地址，0x30000011为FPGA逻辑复位地址，0x30000012为FPGA外部中断使能地址，0x30000014为FPGA关闭外部中断地址，0x30000020、0x30000030、0x30000040、0x30000050、0x30000060、0x30000070等5个地址为以太网数据传输数据格式控制地址，0x30000080为需要传输的数据存放地址，0x30000090为单包数据传输结束地址。

DSP的各外部读写地址具体意义如表1所示，DSP程序流程如图5所示。

表1

步骤3：设计FPGA与DSP通信的数据格式及逻辑流程；

具体地，信号解码单元通过光纤与外部多分机进行通信的数据传输协议为二层千兆以太网，发送数据的具体格式如表2所示。

表2

信号解码单元FPGA_2与DSP之间的数据通信为半双工模式，收发数据的逻辑处理流程如下：

FPGA→DSP：信号解码单元的FPGA接收到一个以太网数据帧后向DSP发送外部中断2，通知DSP可从FPGA中读取一帧数据。DSP通过外部总线读取FPGA中FIFO缓存的数据，读完一帧数据之后向FPGA的结束标志地址进行一次读操作。DSP与FPGA连接的外部总线为32位数据线，DSP每一次读操作读取一个32位的数据。

DSP→FPGA：信号解码单元可以发送以太网数据帧。信号解码单元接收到显控台或者信号处理板发送过来的数据后，DSP通过数据总线向FPGA写入数据，FPGA接收到的数据为16bit的数据。DSP向FPGA写入的数据格式如表3所示。

表3

信号解码单元的DSP读写FPGA数据的具体操作过程如下：

接收数据：程序初始化→复位FPGA逻辑→程序idle状态(等待FPGA中断，接收数据的中断信号为iqr2)→从地址0x30000000读取数据(读到的第一个数为0，第二个数据及之后的数据为有效数据)→读取一帧数据之后进行读操作，访问地址0x30000012(通知FPGA一帧数据读完)→等待读取下帧数据，需要先进行读操作，访问地址0x30000014(使能FPGA中断信号，等待FPGA发送中断电平)。

发送数据：程序初始化→复位FPGA逻辑→接收LINK口数据→定时数发送→向FPGA中写入数据(16bit)，写入数据按如下顺序操作：地址0x30000020写入Data1，地址0x30000030写入Data2，地址0x30000040写入Data3，地址0x30000050写入Data4，地址0x30000060写入Data5，地址0x30000070读取FPGA状态，读到0x0001时往下执行，否则不停的读取地址0x30000070，地址0x30000080写入Data6～DataN，地址0x30000090写操作，通知FPGA数据包写入结束，可以进行以太网数据发送。

步骤4：利用FPGA对光纤数据进行存储处理；

具体地，信号解码单元收到的接收机、发射机2路光纤数据传输频率不一样，且数据包长度也不一样，但却需要将2路数据都及时准确的传输给显控台，同样的数据还需要输出给记录仪进行记录操作。在设计中，FPGA_2与外部进行通信的光路有4个，因此对千兆以太网接口模块例化了2次，其中光模块1、2是接收机数据2选1的接口，光接口3是发射机的数据输入输出口。实际应用中，需要将接收机、发射机的数据一起存储一起读取，而且到显控台的数据流和到记录仪的数据流读写不能冲突。因此逻辑程序中对输入的每一路光纤数据都分别存储到了2个相同的RAM中，需要将数据通过FPGA_2传输给DSP时，读取一组RAM数据；需要将数据通过光纤传输给记录仪时，读取另一组RAM数据，两者写入和读取数据互不干扰。FPGA_2数据处理逻辑结构如图5示。

步骤5：利用FPGA对接收机数据进行记录与回放处理；

具体地，利用光接口4搭建了与记录仪进行数据记录和回放的千兆传输接口。根据系统要求，需要对接收机数据随时进行记录，且在记录仪有回放操作时优先将记录仪回放的数据经板上DSP传输给信号处理板，直至显控台。因此，在FPGA_2的逻辑设计中，当检测到光接口4有数据输入时，便将其写入FPGA传输数据给DSP的FIFO中，即使此时接收机数据依然有输入也不会对其进行处理；当记录仪停止回放数据时，逻辑程序立刻将FPGA给DSP传输的数据源切换到接收机数据。

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。

Claims (10)

1.一种基于FPGA和DSP平台的信号解码单元，其特征在于，包括：信号解码板卡、FPGA模块、PCI接口芯片、DSP模块、光通信模块，所述FPGA模块、PCI接口芯片、DSP模块、光通信模块设置在信号解码板卡上，其中FPGA模块通过总线与PCI接口芯片、DSP模块相连，PCI接口芯片通过PCI总线连接至显控台，DSP模块通过LINK口连接至外部的信号处理板，所述FPGA模块通过光通信模块接收和发送光信号；

-所述FPGA模块包括芯片FPGA_1、芯片FPGA_2，所述芯片FPGA_1通过PCI总线接收显控台下发的参数、指令的报文信息，将所述报文信息译码成DSP能够识别读取的数据，并写入DSP内存区域；所述芯片FPGA_2整理和存储光通信模块的上行数据，发送下行数据至光通信模块，并为记录仪提供数据回放通路；

-所述PCI接口芯片用于将显控台下发的参数、指令的报文信息传输至芯片FPGA_1；

-所述DSP模块用于处理芯片FPGA_1、芯片FPGA_2、外部信号处理板发送的数据，并将处理后的数据发送至所述芯片FPGA_1、芯片FPGA_2、外部信号处理板；

-所述光通信模块包括多个光模块，所述光模块接收芯片FPGA_2的下行数据并转换为光信号后发出；接收外部的光信号并转换为芯片FPGA_2能够识别的上行数据发送至芯片FPGA_2。

2.根据权利要求1所述的基于FPGA和DSP平台的信号解码单元，其特征在于，所述DSP模块接收经过芯片FPGA_1译码的显控台下发的参数、指令的报文信息，并将所述显控台下发的参数、指令的报文信息转换为外部信号处理板需求的格式后通过LINK口输送至外部信号处理板；所述芯片FPGA_2将多个光模块传输的上行数据整理打包后发送给DSP模块，且所述DSP模块周期性地将外部信号处理板输入的报文信息经DSP外部总线发送给芯片FPGA_2，并由芯片FPGA_2通过光模块发送出去，其中芯片FPGA_2与DSP模块之间传输的信号包括：控制信号、中断信号、通用IO信号、地址信号、数据信号。

3.根据权利要求1所述的基于FPGA和DSP平台的信号解码单元，其特征在于，所述光通信模块包括第一光模块、第二光模块、第三光模块以及第四光模块这四个模块，所述四个模块采用SFP可插拔连接的单模光电收发器；其中，第四光模块作为所述记录仪的接口，所述第一光模块、第二光模块为接收机选用的接口，第三光模块为发射机的接口。

4.根据权利要求2所述的基于FPGA和DSP平台的信号解码单元，其特征在于，所述DSP模块通过芯片FPGA_2的FIFO进行读写并实现FPGA_2逻辑的初始化，具体地，DSP模块与芯片FPGA_2通过外部总线接口进行通信控制，即分配不同的外部地址空间完成芯片FPGA_2发送的数据的读写操作。

5.根据权利要求1所述的基于FPGA和DSP平台的信号解码单元，其特征在于，所述信号解码板卡的尺寸为6U；所述PCI接口芯片采用PLX公司的PCI9056，并依据32bit/66MHz CPCI总线协议；所述DSP模块采用ADI公司的ADSP-TS201；所述LINK口用于信号解码板卡之间的数据传输，所述DSP模块设置有三个LINK口，其中两个LINK口为全双工方式，另外一个LINK口为单工方式，信号解码板卡间互连峰值为单向400MBytes/s，双向800MBytes/s，芯片FPGA_1采用Xilinx公司Virtex-5系列芯片XC5VLX50，所述芯片FPGA_2采用Xilinx公司Virtex-5系列芯片XC5VLX30T。

6.一种基于FPGA和DSP平台的信号解码单元的实现方法，其特征在于，利用权利要求1所述的基于FPGA和DSP平台的信号解码单元实现，包括如下步骤：

数据写入步骤：通过芯片FPGA_1接收显控台下发的参数、指令的报文信息并将所述报文信息译码成DSP能够识别读取的数据，并写入DSP内存区域；

设置通信模式步骤：设置DSP模块与FPGA模块之间的通信模式；

DSP程序执行的步骤：利用DSP程序控制DSP模块与FPGA模块之间数据的接收和发送；

光通信模块数据存储步骤：利用FPGA模块存储由外部光纤经光通信模块发送的数据；

接收机数据的记录与回放步骤：所述FPGA模块整理和存储光通信模块的上行数据，发送下行数据至光通信模块，并为记录仪提供数据记录和回放通路，当记录仪有回放操作时将记录仪回放的数据经DSP模块传输给信号处理板后在显控台显示出来。

7.根据权利要求6所述的基于FPGA和DSP平台的信号解码单元的实现方法，其特征在于，所述设置通信模式步骤包括：

步骤i：DSP模块在下行状态时接收并存储显控台下发的参数信息，并在上行状态时将数据转换格式后传输给信号处理板；

步骤ii：芯片FPGA_2在下行状态时将参数信息通过光通信模块发送出去，在上行状态时对光通信模块的上行数据进行存储整理，并为记录仪提供数据记录和回放的通路；FPGA模块发送显控台的指令、接收发射机及接收机上传数据、并与记录仪进行数据通信；

步骤iii：DSP模块接收显控台指令，并通过外部总线传输给FPGA模块；FPGA模块通过千兆光接口接收多路数据，进行整理打包后传给DSP模块。

8.根据权利要求6所述的基于FPGA和DSP平台的信号解码单元的实现方法，其特征在于，所述DSP程序执行的步骤包括：

FPGA模块向DSP模块发送数据：FPGA模块接收到一个以太网数据帧后向DSP模块发送外部中断信号，通知DSP模块从FPGA模块中读取一帧数据，DSP模块通过外部总线读取FPGA模块中FIFO缓存的数据，读完一帧数据之后向FPGA模块的结束标志地址进行一次读操作；其中，DSP模块与FPGA模块连接的外部总线为32位数据线，即DSP模块每一次读操作读取一个32位的数据；

DSP模块向FPGA模块发送数据：显控台或者信号处理板发送数据至DSP模块和FPGA模块，DSP模块通过总线向FPGA模块写入数据，其中，FPGA模块接收到的数据为16bit的数据。

9.根据权利要求6所述的基于FPGA和DSP平台的信号解码单元的实现方法，其特征在于，所述光通信模块数据存储步骤包括：

将输入的每一路光纤数据都分别存储到了两个相同的RAM中，需要将数据通过芯片FPGA_2传输给DSP模块时，读取所述两个相同RAM中的一个RAM数据；需要将数据通过光纤传输给记录仪时，读取所述两个相同的RAM中的另一个RAM中的数据。

10.根据权利要求6所述的基于FPGA和DSP平台的信号解码单元的实现方法，其特征在于，所述接收机数据的记录与回放步骤：利用第四光模块作为记录仪的接口，对接收机数据随时进行记录，且在记录仪有回放操作时将记录仪回放的数据经DSP模块传输给信号处理板，并在显控台上显示出来，具体地，当芯片FPGA_2检测到第四光模块有数据输入时，便将该数据写入FPGA模块用于传输数据给DSP模块的FIFO中，此时，不对接收机数据进行处理；当记录仪停止回放数据时，将FPGA模块给DSP模块传输的数据源切换到接收机数据。