CN106453258B - 高速数据加解密系统 - Google Patents

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Abstract

本发明公开了一种高速数据加解密系统及方法，该高速数据加解密系统包括：DSP芯片，负责加解密调度、安全防护、第二FPGA芯片在线更新等功能；第一FPGA芯片，是DSP芯片、主机CPU和第二FPGA芯片互相访问的枢纽；第二FPGA芯片，专门处理加解密运算，并具备算法动态加载功能。本发明高带宽、低延时、开销小、可重构，提高信息加密过程的安全性，提高数据加解密速度，增加算法配置灵活性。

Description

高速数据加解密系统
技术领域
本发明涉及一种加解密模块系统，特别是涉及一种高速数据加解密系统及方法。
背景技术
传统数据加解密模块通常采用单FPGA、单DSP或FPGA+DSP的设计架构，无法实现算法、密钥、对外通信接口的安全隔离以及各功能维护升级独立性。另外，在某些特定应用中，提出模块加解密的同时更新某一算法核的需求。
发明内容
本发明所要解决的技术问题是提供一种高速数据加解密系统及方法，其高带宽、低延时、开销小、可重构，提高信息加密过程的安全性，提高数据加解密速度，增加算法配置灵活性。
本发明是通过下述技术方案来解决上述技术问题的：一种高速数据加解密系统，其包括：
DSP芯片，负责加解密调度、安全防护、第二FPGA芯片在线更新等功能；
第一FPGA芯片，是DSP芯片、主机CPU和第二FPGA芯片互相访问的枢纽；
第二FPGA芯片，专门处理加解密运算，并具备算法动态加载功能。
优选地，第一FPGA芯片包括：
第一EMIFA总线桥接模块，负责与DSP的数据交互；
第一DSP读缓冲模块，缓冲主机发送给DSP芯片的数据；
第一DSP写缓冲模块，缓冲DSP芯片发送给主机的数据；
第一高速收发模块，负责主机与第二FPGA芯片交互的有效数据；
SG-DMA模块，负责提升数据吞吐量；
PCIe模块，负责PCIe协议处理。
优选地，第二FPGA芯片包括：
第二EMIFA总线桥接模块，负责与DSP芯片的交互加解密数据；
第二DSP读缓冲模块，缓冲完成加密或解密的数据；
第二DSP写缓冲模块，缓冲DSP芯片发送的加解密源数据；
第二高速收发模块，在可选模式下，能够与第一FPGA交互加解密数据，确保数据延迟更低；
核心控制模块，接收来自DSP的指令，控制数据流向加解密方式等功能；
动态算法重构模块，提供算法动态更新的功能。
本发明还提供一种高速数据加解密方法，其包括以下步骤：
步骤一，开始准备输入数据；
步骤二，操作复位板卡复位；
步骤三，判断DSP芯片配置是否完成，是则转步骤四，否则转步骤二；
步骤四，判断FPGA芯片配置是否完成，是则转步骤五，否则转步骤三；
步骤五，进入用户工作模式。
本发明的积极进步效果在于：本发明高带宽、低延时、开销小、可重构，提高信息加密过程的安全性，提高数据加解密速度，增加算法配置灵活性，在高速数据协同处理和复杂算法处理方面，具有良好的用户体验。
附图说明
图1为本发明高速数据加解密系统的系统框架图。
图2为本发明高速数据加解密模块方法的流程图。
具体实施方式
下面结合附图给出本发明较佳实施例，以详细说明本发明的技术方案。
如图1所示，本发明公开了一种高速数据加解密系统，其包括：
DSP(数字信号处理器)芯片103，负责加解密调度、安全防护、第二 FPGA芯片102在线更新等功能；
第一FPGA(现场可编程门阵列)芯片101，是DSP芯片103、主机CPU 和第二FPGA芯片102互相访问的枢纽；
第二FPGA芯片102，专门处理加解密运算，并具备算法动态加载功能。
第一FPGA芯片101包括以下模块：
第一EMIFA总线桥接模块1011，负责与DSP芯片103的数据交互；
第一DSP读缓冲模块1012，缓冲主机发送给DSP芯片103的数据。
第一DSP写缓冲模块1013，缓冲DSP芯片103发送给主机的数据。
第一高速收发模块1014，负责主机与第二FPGA芯片102交互的有效数据。
SG-DMA模块1015，负责提升数据吞吐量；
PCIe模块1016，负责PCIe协议处理。
第二FPGA芯片102包括以下模块：
第二EMIFA总线桥接模块1021，负责与DSP的交互加解密数据；
第二DSP读缓冲模块1023，作用是缓冲完成加密或解密的数据。
第二DSP写缓冲模块1024，作用是缓冲DSP发送的加解密源数据。
第二高速收发模块1022，在可选模式下，能够与第一FPGA交互加解密数据，确保数据延迟更低。
核心控制模块1027，接收来自DSP芯片103的指令，控制数据流向加解密方式等功能；
动态算法重构模块1026，提供算法动态更新的功能。
如图2所示，本发明高速数据加解密方法主要包括步骤：
步骤201，开始准备输入数据；
步骤202，操作复位板卡复位；
步骤203，判断DSP芯片配置是否完成，是则转步骤204，否则转步骤 202；
步骤204，判断FPGA芯片配置是否完成，是则转步骤205，否则转步骤203；
步骤205，进入用户工作模式。
以上所述的具体实施例，对本发明的解决的技术问题、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种高速数据加解密系统，其特征在于，其包括：
DSP芯片，负责加解密调度、安全防护、第二FPGA芯片在线更新功能；
第一FPGA芯片，是DSP芯片、主机CPU和第二FPGA芯片互相访问的枢纽；
第二FPGA芯片，专门处理加解密运算，并具备算法动态加载功能；
所述第一FPGA芯片包括：
第一EMIFA总线桥接模块，负责与DSP的数据交互；
第一DSP读缓冲模块，缓冲主机发送给DSP芯片的数据；
第一DSP写缓冲模块，缓冲DSP芯片发送给主机的数据；
第一高速收发模块，负责主机与第二FPGA芯片交互的有效数据；
SG-DMA模块，负责提升数据吞吐量；
PCIe模块，负责PCIe协议处理；
所述第二FPGA芯片包括：
第二EMIFA总线桥接模块，负责与DSP芯片交互加解密数据；
第二DSP读缓冲模块，缓冲完成加密或解密的数据；
第二DSP写缓冲模块，缓冲DSP芯片发送的加解密源数据；
第二高速收发模块，在可选模式下，能够与第一FPGA交互加解密数据，确保数据延迟更低；
核心控制模块，接收来自DSP的指令，控制数据流向加解密方式功能；
动态算法重构模块，提供算法动态更新的功能；
所述高速数据加解密系统能够利用如下高速数据加解密方法：
步骤一，开始准备输入数据；
步骤二，操作复位板卡复位；
步骤三，判断DSP芯片配置是否完成，是则转步骤四，否则转步骤二；
步骤四，判断FPGA芯片配置是否完成，是则转步骤五，否则转步骤三；
步骤五，进入用户工作模式。
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