CN111064740B - 一种用于网络数据包加解密处理的系统及方法 - Google Patents

一种用于网络数据包加解密处理的系统及方法 Download PDF

Info

Publication number
CN111064740B
CN111064740B CN201911375806.8A CN201911375806A CN111064740B CN 111064740 B CN111064740 B CN 111064740B CN 201911375806 A CN201911375806 A CN 201911375806A CN 111064740 B CN111064740 B CN 111064740B
Authority
CN
China
Prior art keywords
encryption
data
data packet
decryption
reverse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911375806.8A
Other languages
English (en)
Other versions
CN111064740A (zh
Inventor
吴世勇
苏庆会
王斌
李银龙
王凯霖
杨光
徐诺
乔绍虎
刘武忠
陈晓
王中原
姬少峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhengzhou Xinda Jiean Information Technology Co Ltd
Original Assignee
Zhengzhou Xinda Jiean Information Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhengzhou Xinda Jiean Information Technology Co Ltd filed Critical Zhengzhou Xinda Jiean Information Technology Co Ltd
Priority to CN201911375806.8A priority Critical patent/CN111064740B/zh
Publication of CN111064740A publication Critical patent/CN111064740A/zh
Application granted granted Critical
Publication of CN111064740B publication Critical patent/CN111064740B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L63/00—Network architectures or network communication protocols for network security
    • H04L63/04—Network architectures or network communication protocols for network security for providing a confidential data exchange among entities communicating through data packet networks
    • H04L63/0428—Network architectures or network communication protocols for network security for providing a confidential data exchange among entities communicating through data packet networks wherein the data content is protected, e.g. by encrypting or encapsulating the payload
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Storage Device Security (AREA)

Abstract

本发明提出一种用于网络数据包加解密处理的系统，包括：CPU写入命令字到所述命令字FIFO，以指示待加解密处理的网络数据包已准备好，并触发所述正向DMA模块；以及将待加解密处理的网络数据包的源地址、数据长度和目的地址信息写入所述正向数据管理器中；正向DMA模块将所述正向数据管理器内的所述待加解密处理的网络数据包的源地址、数据长度信息写入通道数据命令字FIFO中；该命令字再次触发正向DMA模块，将待加解密处理的网络数据包的源地址、数据长度和目的地址转移至正向缓冲区，并根据源地址和数据长度将待加解密处理的网络数据包转移至正向缓冲区以供加解密模块进行加解密处理。本发明可减少加解密处理的拷贝，减轻CPU负担，提高加解密效率。

Description

一种用于网络数据包加解密处理的系统及方法
技术领域
本发明涉及数据通信技术领域，具体涉及一种用于网络数据包加解密处理的系统及方法。
背景技术
FPGA (Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
在信息安全日益受到重视的信息化时代，对于网络数据包的处理还需要具有加解密功能，针对此需求，FPGA芯片当中设置有加解密模块，用于对网络数据包进行加解密处理；目前，针对网卡接收的数据包需要发送至FPGA的加解密模块进行加解密处理时，传统的处理方式是为加解密模块配置有正向和反向数据包缓冲空间，然后主机将从网卡接收到的网络数据包拷贝到正向数据包空间缓冲空间内以被读取，在加解密完成后将网络数据包存放在反向数据包缓冲空间内，再通过主机将网络数据包拷贝到网卡设定的缓冲区后发送，此方法网络数据包的内存拷贝次数较多，增加CPU的负担。
为了减少网络数据包加解密时的内存拷贝次数，在不设置正向和反向数据包缓冲空间的情况下，待加解密的网络数据包和加解密完成后的数据包在主机内存中是随机存放的，因此如何针对地址不确定的网络数据包进行高速传输是目前急需解决的问题。
发明内容
本发明针对上述问题，有必要提供一种用于网络数据包加解密处理的系统及方法，其能够有效减少网络数据包加解密时的内存拷贝，减轻CPU负担以及减少单个网络数据包的处理时间，提高加解密效率。
本发明第一方面提出一种用于网络数据包加解密处理的系统，包括：主机和FPGA芯片，所述FPGA芯片和所述主机进行通信连接；所述主机，包括：正向数据管理器、反向数据管理器及CPU；所述FPGA芯片，包括：正向DMA模块、反向DMA模块、正向缓冲区、反向缓冲区、命令字FIFO、通道数据命令字FIFO及加解密模块、状态字FIFO；
所述CPU，用于写入命令字到所述命令字FIFO，以指示待加解密处理的网络数据包已准备好，并触发所述正向DMA模块；用于将待加解密处理的网络数据包的源地址、数据长度和目的地址信息写入所述正向数据管理器中；
所述正向DMA模块，用于将所述正向数据管理器内的所述待加解密处理的网络数据包的源地址、数据长度信息写入通道数据命令字FIFO中；以及在所述通道数据命令字FIFO不空的情况下，用于将所述正向数据管理器内包括的所述待加解密处理的网络数据包的源地址、数据长度和目的地址信息转移至所述正向缓冲区，并根据所述源地址和数据长度信息将所述待加解密处理的网络数据包转移至所述正向缓冲区以供所述加解密模块进行加解密处理；
所述反向DMA模块，用于根据状态字FIFO中数据长度和目的地址信息将所述加解密处理后的网络数据包写入相应的目的地址中；以及将所述加解密处理后的网络数据包的源地址、数据长度和目的地址信息、完成标识写入相应的反向数据管理器中以供所述CPU进行处理。
进一步的，所述CPU通过所述反向节点管理器中的完成标识判断所述待加解密处理的网络数据包是否处理完成，并在完成后所述CPU通过读取所述相应反向数据管理器中的目的地址和数据长度信息查找到所述加解密处理后的网络数据包。
进一步的，所述加解密模块对所述正向缓冲区中的所述待加解密处理的网络数据包进行加解密处理，并对其源地址、数据长度和目的地址信息随数据包透传；以及所述加解密模块将处理后的网络数据包和其源地址、数据长度和目的地址信息发送至反向缓冲区，并向状态字FIFO发送相应数据长度和目的地址以触发反向DMA模块。
进一步的，所述通道数据命令字FIFO是否不空的情况具体通过所述正向DMA模块对所述命令字FIFO和所述通道数据命令字FIFO进行轮询判断。
进一步的，所述加解密模块包括SM1、SM2、SM3、SM4、RSA加解密算法以及IPSec协议、TLS协议的一种或几种。
进一步的，所述正向数据管理器和所述反向数据管理器的起始地址、数据结构在初始化后告知所述FPGA芯片。
本发明还提出一种用于网络数据包加解密处理的方法，所述方法包括：
S101，配置主机，所述主机包括正向数据管理器、反向数据管理器及CPU，所述正向数据管理器和所述反向数据管理器相互对应；
配置与所述主机通信连接的FPGA芯片，所述FPGA芯片包括正向DMA模块、反向DMA模块、正向缓冲区、反向缓冲区、命令字FIFO、通道数据命令字FIFO及加解密模块、状态字FIFO；
S102，所述CPU写入命令字到所述命令字FIFO，以指示待加解密处理的网络数据包已准备好，并触发所述正向DMA模块；以及将待加解密处理的网络数据包的源地址、数据长度和目的地址信息写入所述正向数据管理器中；
S103，所述正向DMA模块将所述正向数据管理器内的所述待加解密处理的网络数据包的源地址、数据长度信息写入通道数据命令字FIFO中；
S104，所述正向DMA模块对所述命令字FIFO和所述通道数据命令字FIFO进行轮询，当所述通道数据命令字FIFO不空时，启动所述正向DMA模块将所述正向数据管理器内包括的所述待加解密处理的网络数据包的源地址、数据长度和目的地址信息转移至正向缓冲区中，并根据所述源地址和数据长度信息将所述待加解密处理的网络数据包转移至所述正向缓冲区中；
S105，所述加解密模块对所述正向缓冲区中的所述待加解密处理的网络数据包进行加解密处理，对其源地址、数据长度和目的地址信息随数据包透传；以及所述加解密模块将处理后的网络数据包和其源地址、数据长度和目的地址信息发送至反向缓冲区，并向状态字FIFO发送相应数据长度和目的地址以触发反向DMA模块；
S106，所述反向DMA模块用于根据状态字FIFO中数据长度和目的地址信息将所述加解密处理后的网络数据包写入相应的目的地址中；以及将所述加解密处理后的网络数据包的源地址、数据长度和目的地址信息、完成标识写入相应的反向数据管理器中；
S107，所述CPU通过读取所使用的相应反向数据管理器中的所述加解密处理后的网络数据包的目的地址信息和数据长度信息查找到所述加解密处理后的网络数据包。
进一步的，在所述S107之前还包括判断所述反向数据管理器中是否有完成标识，所述CPU通过该完成标识判断所述待加解密处理的网络数据包是否处理完成。
进一步的，所述加解密模块提供支持包括SM1、SM4对称密码算法的加解密功能、SM3密码杂凑算法的摘要计算功能和RSA、SM2非对称密码算法的加解密功能以及IPSec协议、TLS协议。
进一步的，所述正向数据管理器和所述反向数据管理器的起始地址、数据结构在初始化后告知所述FPGA芯片。
本发明具有突出的实质性特点和显著的进步，具体的说：
（1）本发明设置正向数据管理器存放待加解密处理的网络数据包的源地址、数据长度和目的地址信息，通过其源地址和数据长度能够有效查找到待加解密处理的网络数据包，从而建立正向数据管理器和待加解密处理的网络数据包的对应关系；设置反向数据管理器存放加解密处理后的网络数据包的源地址、数据长度和目的地址信息，通过其目的地址和数据长度能够有效查找到加解密处理后的网络数据包，从而建立反向数据管理器和加解密处理后的网络数据包的对应关系；
（2）对于地址不确定的网络数据包需要送至FPGA芯片进行加解密处理时，本发明通过正向DMA模块将正向数据管理器中的待加解密处理的网络数据包的源地址、数据长度和目的地址信息转移至正向缓冲区，并根据其源地址和数据长度将待加解密处理的网络数据包转移至正向缓冲区，并且通过一次正向DMA模块对两个独立的内存请求获取数据，从而减少网络数据包进行加解密处理时的内存拷贝，减轻CPU负担；
（3）本发明通过在反向数据管理器中设置有网络数据包处理完成标识，CPU通过该完成标识，确定该网络数据包是否处理完成，该操作在内存中完成，从而避免对外部设备的读取操作，提高加解密效率。
本发明的附加方面和优点将在下面的描述部分中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1示出本发明一种用于网络数据包加解密处理的系统框图；
图2示出本发明一种用于网络数据包加解密处理的方法流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中组件。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
如图1所示，本发明第一方面提出一种用于网络数据包加解密处理的系统，包括：主机和FPGA芯片，所述FPGA芯片和所述主机进行通信连接；所述主机，包括：正向数据管理器、反向数据管理器及CPU；所述FPGA芯片，包括：正向DMA模块、反向DMA模块、正向缓冲区、反向缓冲区、命令字FIFO、通道数据命令字FIFO及加解密模块、状态字FIFO；所述正向数据管理器和所述反向数据管理器相互对应；
所述CPU，用于写入命令字到所述命令字FIFO，以指示待加解密处理的网络数据包已准备好，并触发所述正向DMA模块；用于将待加解密处理的网络数据包的源地址、数据长度和目的地址信息写入所述正向数据管理器中；
所述正向DMA模块，用于将所述正向数据管理器内的所述待加解密处理的网络数据包的源地址、数据长度信息写入通道数据命令字FIFO中；以及在所述通道数据命令字FIFO不空的情况下，用于将所述正向数据管理器内包括的所述待加解密处理的网络数据包的源地址、数据长度和目的地址信息转移至所述加正向缓冲区，并根据所述源地址和数据长度信息将所述待加解密处理的网络数据包转移至所述正向缓冲区以供所述加解密模块进行加解密处理；
所述反向DMA模块，用于根据状态字FIFO中数据长度和目的地址信息将所述加解密处理后的网络数据包写入相应的目的地址中；以及将所述加解密处理后的网络数据包的源地址、数据长度和目的地址信息、完成标识写入相应的反向数据管理器中以供所述CPU进行处理。
可以理解，通过设置正向数据管理器存放待加解密处理的网络数据包的源地址、数据长度和目的地址信息，通过其源地址和数据长度能够有效查找到待加解密处理的网络数据包，从而建立正向数据管理器和待加解密处理的网络数据包的对应关系；设置反向数据管理器存放加解密处理后的网络数据包的源地址、数据长度和目的地址信息，通过其目的地址和数据长度能够有效查找到加解密处理后的网络数据包，从而建立反向数据管理器和加解密处理后的网络数据包的对应关系。
进一步的，所述CPU通过所述反向节点管理器中的完成标识判断所述待加解密处理的网络数据包是否处理完成，并在完成后所述CPU通过读取所述相应反向数据管理器中的目的地址和数据长度信息查找到所述加解密处理后的网络数据包。
进一步的，所述加解密模块对所述正向缓冲区中的所述待加解密处理的网络数据包进行加解密处理，并对其源地址、数据长度和目的地址信息随数据包透传；以及所述加解密模块将处理后的网络数据包和其源地址、数据长度和目的地址信息发送至反向缓冲区，并向状态字FIFO发送相应数据长度和目的地址以触发反向DMA模块。
进一步的，所述通道数据命令字FIFO不空的情况具体通过所述正向DMA模块对所述命令字FIFO和所述通道数据命令字FIFO进行轮询判断。
进一步的，所述加解密模块包括SM1、SM2、SM3、SM4、RSA加解密算法以及IPSec协议、TLS协议的一种或几种。
进一步的，所述正向数据管理器和所述反向数据管理器的起始地址、数据结构在初始化后告知所述FPGA芯片。
需要说明的是，在系统初识化后，可以将主机中正向数据管理器和反向数据管理器的起始地址、数据结构告知FPGA芯片，然后FPGA芯片根据起始地址作为DMA模块读写操作时使用，数据结构包括数据长度、类型、加解密方式、采用的传输协议等等。
如图2所示，本发明还提出一种用于网络数据包加解密处理的方法，所述方法包括：
S101，配置主机，所述主机包括正向数据管理器、反向数据管理器及CPU，所述正向数据管理器和所述反向数据管理器相互对应；
配置与所述主机通信连接的FPGA芯片，所述FPGA芯片包括正向DMA模块、反向DMA模块、正向缓冲区、反向缓冲区、命令字FIFO、通道数据命令字FIFO及加解密模块、状态字FIFO；
S102，所述CPU写入命令字到所述命令字FIFO，以指示待加解密处理的网络数据包已准备好，并触发所述正向DMA模块；以及将待加解密处理的网络数据包的源地址、数据长度和目的地址信息写入所述正向数据管理器中；
S103，所述正向DMA模块将所述正向数据管理器内的所述待加解密处理的网络数据包的源地址、数据长度信息写入通道数据命令字FIFO中；
S104，所述正向DMA模块对所述命令字FIFO和所述通道数据命令字FIFO进行轮询，当所述通道数据命令字FIFO不空时，启动所述正向DMA模块将所述正向数据管理器内包括的所述待加解密处理的网络数据包的源地址、数据长度和目的地址信息转移至正向缓冲区中，并根据所述源地址和数据长度信息将所述待加解密处理的网络数据包转移至所述正向缓冲区中；
S105，所述加解密模块对所述正向缓冲区中的所述待加解密处理的网络数据包进行加解密处理，对其源地址、数据长度和目的地址信息随数据包透传；以及所述加解密模块将处理后的网络数据包和其源地址、数据长度和目的地址信息发送至反向缓冲区，并向状态字FIFO发送相应数据长度和目的地址以触发反向DMA模块；
S106，所述反向DMA模块用于根据状态字FIFO中数据长度和目的地址信息将所述加解密处理后的网络数据包写入相应的目的地址中；以及将所述加解密处理后的网络数据包的源地址、数据长度和目的地址信息、完成标识写入相应的反向数据管理器中；
S107，所述CPU通过读取所使用的相应反向数据管理器中的所述加解密处理后的网络数据包的目的地址信息和数据长度信息查找到所述加解密处理后的网络数据包。
可以理解，对于地址不确定的网络数据包需要送至FPGA芯片进行加解密处理时，本发明通过正向DMA模块将正向数据管理器中的待加解密处理的网络数据包的源地址、数据长度和目的地址信息转移至正向缓冲区，并根据其源地址和数据长度将待加解密处理的网络数据包转移至正向缓冲区，并且通过一次正向DMA模块对两个独立的内存请求获取数据，从而减少网络数据包进行加解密处理时的内存拷贝，减轻CPU负担。
进一步的，在所述S107之前还包括判断所述反向数据管理器中是否有完成标识，所述CPU通过该完成标识判断所述待加解密处理的网络数据包是否处理完成。
需要说明的是，本发明通过在反向数据管理器中设置有网络数据包处理完成标识，CPU通过该完成标识，确定该网络数据包是否处理完成，该操作在内存中完成，从而避免对外部设备的读取操作，提高加解密效率。
进一步的，所述加解密模块提供支持包括SM1、SM4对称密码算法的加解密功能、SM3密码杂凑算法的摘要计算功能和RSA、SM2非对称密码算法的加解密功能以及IPSec协议、TLS协议；所述正向数据管理器和所述反向数据管理器的起始地址、数据结构在初始化后告知所述FPGA芯片。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种用于网络数据包加解密处理的系统，其特征在于，包括：主机和FPGA芯片，所述FPGA芯片和所述主机进行通信连接；所述主机，包括正向数据管理器、反向数据管理器及CPU；所述FPGA芯片，包括正向DMA模块、反向DMA模块、正向缓冲区、反向缓冲区、命令字FIFO、通道数据命令字FIFO及加解密模块、状态字FIFO；所述正向数据管理器和所述反向数据管理器相互对应；
所述CPU，用于写入命令字到所述命令字FIFO，以指示待加解密处理的网络数据包已准备好，并触发所述正向DMA模块；用于将待加解密处理的网络数据包的源地址、数据长度和目的地址信息写入所述正向数据管理器中；
所述正向DMA模块，用于将所述正向数据管理器内的所述待加解密处理的网络数据包的源地址、数据长度信息写入通道数据命令字FIFO中；以及在所述通道数据命令字FIFO不空的情况下，用于将所述正向数据管理器内包括的所述待加解密处理的网络数据包的源地址、数据长度和目的地址信息转移至所述正向缓冲区，并根据所述源地址和数据长度信息将所述待加解密处理的网络数据包转移至所述正向缓冲区以供所述加解密模块进行加解密处理；
所述反向DMA模块，用于根据所述状态字FIFO中数据长度和目的地址信息将所述加解密处理后的网络数据包写入相应的目的地址中；以及将所述加解密处理后的网络数据包的源地址、数据长度和目的地址信息、完成标识写入相应的反向数据管理器中以供所述CPU进行处理。
2.根据权利要求1所述的一种用于网络数据包加解密处理的系统，其特征在于，所述CPU通过所述反向节点管理器中的完成标识判断所述待加解密处理的网络数据包是否处理完成，并在完成后所述CPU通过读取所述相应反向数据管理器中的目的地址和数据长度信息查找到所述加解密处理后的网络数据包。
3.根据权利要求1所述的一种用于网络数据包加解密处理的系统，其特征在于，所述加解密模块对所述正向缓冲区中的所述待加解密处理的网络数据包进行加解密处理，并对其源地址、数据长度和目的地址信息随数据包透传；以及所述加解密模块将处理后的网络数据包和其源地址、数据长度和目的地址信息发送至反向缓冲区，并向所述状态字FIFO发送相应数据长度和目的地址以触发反向DMA模块。
4.根据权利要求1所述的一种用于网络数据包加解密处理的系统，其特征在于，所述通道数据命令字FIFO不空的情况具体通过所述正向DMA模块对所述命令字FIFO和所述通道数据命令字FIFO进行轮询判断。
5.根据权利要求1所述的一种用于网络数据包加解密处理的系统，其特征在于，所述加解密模块包括SM1、SM2、SM3、SM4、RSA加解密算法以及IPSec协议、TLS协议的一种或几种。
6.根据权利要求1所述的一种用于网络数据包加解密处理的系统，其特征在于，所述正向数据管理器和所述反向数据管理器的起始地址、数据结构在初始化后告知所述FPGA芯片。
7.一种网络数据包加解密处理方法，其特征在于，所述方法包括：
S101，配置主机，所述主机包括正向数据管理器、反向数据管理器及CPU，所述正向数据管理器和所述反向数据管理器相互对应；
配置与所述主机通信连接的FPGA芯片，所述FPGA芯片包括正向DMA模块、反向DMA模块、正向缓冲区、反向缓冲区、命令字FIFO、通道数据命令字FIFO及加解密模块、状态字FIFO；
S102，所述CPU写入命令字到所述命令字FIFO，以指示待加解密处理的网络数据包已准备好，并触发所述正向DMA模块；以及将待加解密处理的网络数据包的源地址、数据长度和目的地址信息写入所述正向数据管理器中；
S103，所述正向DMA模块将所述正向数据管理器内的所述待加解密处理的网络数据包的源地址、数据长度信息写入通道数据命令字FIFO中；
S104，所述正向DMA模块对所述命令字FIFO和所述通道数据命令字FIFO进行轮询，当所述通道数据命令字FIFO不空时，启动所述正向DMA模块将所述正向数据管理器内包括的所述待加解密处理的网络数据包的源地址、数据长度和目的地址信息转移至正向缓冲区中，并根据所述源地址和数据长度信息将所述待加解密处理的网络数据包转移至所述正向缓冲区中；
S105，所述加解密模块对所述正向缓冲区中的所述待加解密处理的网络数据包进行加解密处理，对其源地址、数据长度和目的地址信息随数据包透传；以及所述加解密模块将处理后的网络数据包和其源地址、数据长度和目的地址信息发送至反向缓冲区，并向状态字FIFO发送相应数据长度和目的地址以触发反向DMA模块；
S106，所述反向DMA模块用于根据状态字FIFO中数据长度和目的地址信息将所述加解密处理后的网络数据包写入相应的目的地址中；以及将所述加解密处理后的网络数据包的源地址、数据长度和目的地址信息、完成标识写入相应的反向数据管理器中；
S107，所述CPU通过读取所使用的相应反向数据管理器中的所述加解密处理后的网络数据包的目的地址信息和数据长度信息查找到所述加解密处理后的网络数据包。
8.根据权利要求7所述的一种用于网络数据包加解密处理的方法，其特征在于，在所述S107之前还包括判断所述反向数据管理器中是否有完成标识，所述CPU通过该完成标识判断所述待加解密处理的网络数据包是否处理完成。
9.根据权利要求7所述的一种用于网络数据包加解密处理的方法，其特征在于，所述加解密模块提供支持包括SM1、SM4对称密码算法的加解密功能、SM3密码杂凑算法的摘要计算功能和RSA、SM2非对称密码算法的加解密功能以及IPSec协议、TLS协议。
10.根据权利要求7所述的一种用于网络数据包加解密处理的方法，其特征在于，所述正向数据管理器和所述反向数据管理器的起始地址、数据结构在初始化后告知所述FPGA芯片。
CN201911375806.8A 2019-12-27 2019-12-27 一种用于网络数据包加解密处理的系统及方法 Active CN111064740B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911375806.8A CN111064740B (zh) 2019-12-27 2019-12-27 一种用于网络数据包加解密处理的系统及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911375806.8A CN111064740B (zh) 2019-12-27 2019-12-27 一种用于网络数据包加解密处理的系统及方法

Publications (2)

Publication Number Publication Date
CN111064740A CN111064740A (zh) 2020-04-24
CN111064740B true CN111064740B (zh) 2021-09-24

Family

ID=70304058

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911375806.8A Active CN111064740B (zh) 2019-12-27 2019-12-27 一种用于网络数据包加解密处理的系统及方法

Country Status (1)

Country Link
CN (1) CN111064740B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106453258A (zh) * 2016-09-12 2017-02-22 中国电子科技集团公司第三十二研究所 高速数据加解密系统及方法
CN107084662A (zh) * 2017-04-12 2017-08-22 合肥工业大学 基于fpga的正交信号实时处理方法
CN107171728A (zh) * 2017-05-08 2017-09-15 许继集团有限公司 1b4b与曼彻斯特编码的正向、反向传输方法及装置、系统
CN109788347A (zh) * 2019-01-21 2019-05-21 广东工业大学 一种视频混沌保密通信装置及方法
CN109902043A (zh) * 2019-01-30 2019-06-18 中国科学院声学研究所 一种基于fpga的国密算法加速处理系统
US10505837B1 (en) * 2013-07-09 2019-12-10 Altera Corporation Method and apparatus for data re-packing for link optimization
US10506044B1 (en) * 2016-12-27 2019-12-10 Amazon Technologies, Inc. Statistics collecting architecture

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10521390B2 (en) * 2016-11-17 2019-12-31 The United States Of America As Represented By The Secretary Of The Air Force Systems and method for mapping FIFOs to processor address space
US10127185B1 (en) * 2016-12-20 2018-11-13 The United States Of America, As Represented By The Secretary Of The Navy Format agnostic data transfer circuit

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10505837B1 (en) * 2013-07-09 2019-12-10 Altera Corporation Method and apparatus for data re-packing for link optimization
CN106453258A (zh) * 2016-09-12 2017-02-22 中国电子科技集团公司第三十二研究所 高速数据加解密系统及方法
US10506044B1 (en) * 2016-12-27 2019-12-10 Amazon Technologies, Inc. Statistics collecting architecture
CN107084662A (zh) * 2017-04-12 2017-08-22 合肥工业大学 基于fpga的正交信号实时处理方法
CN107171728A (zh) * 2017-05-08 2017-09-15 许继集团有限公司 1b4b与曼彻斯特编码的正向、反向传输方法及装置、系统
CN109788347A (zh) * 2019-01-21 2019-05-21 广东工业大学 一种视频混沌保密通信装置及方法
CN109902043A (zh) * 2019-01-30 2019-06-18 中国科学院声学研究所 一种基于fpga的国密算法加速处理系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
《基于FPGA的高速可信计算平台的设计与实现》;姚蕊等;《计算机工程与设计》;20190831;全文 *

Also Published As

Publication number Publication date
CN111064740A (zh) 2020-04-24

Similar Documents

Publication Publication Date Title
US7634650B1 (en) Virtualized shared security engine and creation of a protected zone
AU2005332284B8 (en) Data-mover controller with plural registers for supporting ciphering operations
US7369657B2 (en) Cryptography accelerator application program interface
JP2008197578A (ja) データ暗号化装置、データ復号化装置、データ暗号化方法、データ復号化方法およびデータ転送制御装置
CN111797046B (zh) PCIe控制器及其数据传输方法
CN108898033A (zh) 一种基于fpga的数据加解密系统
US11575505B2 (en) Systems, methods, and devices for key per input/output security
TW201933169A (zh) 在一加密系統中管理密碼密鑰之一集合
CN109104275A (zh) 一种hsm设备
CN109325356A (zh) 一种加密卡架构
CN112052483B (zh) 一种密码卡的数据通信系统及方法
CN113094718A (zh) 一种文件加密方法及相关装置
CN111064740B (zh) 一种用于网络数据包加解密处理的系统及方法
US11934542B2 (en) Methods and apparatus for offloading encryption
US11727153B2 (en) Multi-master security circuit
CN114553411B (zh) 用于分布式内存加密装置和用于分布式内存解密装置
US20220416997A1 (en) Handling unaligned transactions for inline encryption
CN108616537B (zh) 一种低耦合的通用数据加解密方法及系统
US20210056057A1 (en) Pcie controller and loopback data path using pcie controller
US20050071638A1 (en) Remote management device key administration using network adapters
CN115529180B (zh) IPSec加解密卸载方法
WO2023124530A1 (zh) 一种数据加密系统及相关产品
CN115987513B (zh) 分布式数据库分片加密、解密方法、装置、设备及介质
CN109558347B (zh) PCIe控制器与使用PCIe控制器的密钥更新
KR100416235B1 (ko) 고속 라디오 네트워크 스위치용 암호 처리 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
PE01 Entry into force of the registration of the contract for pledge of patent right
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: A system and method for network packet encryption and decryption processing

Granted publication date: 20210924

Pledgee: Bank of Zhengzhou Co.,Ltd. Zhongyuan Science and Technology City Sub branch

Pledgor: ZHENGZHOU XINDA JIEAN INFORMATION TECHNOLOGY Co.,Ltd.

Registration number: Y2024980007004