CN113946533B - 一种数据存储设备及其串口通信优化方法 - Google Patents
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Abstract
本发明提出一种数据存储设备及其串口通信优化方法，所述的数据存储设备通过选用两线制的RS485总线替换了传统需多根信号线支撑的I2C接口，降低了航空电子设备间航空电缆的线数量、直径、重量和成本，选择RS485收发芯片替换众多分立元器件组成的差分放大、滤波、整形电路，提升了电路集成度，降低了分立器件数量，也有利于提升串口通信速率和设备数据读写速率；选用CPLD核心芯片作为设备智能化核心，通过一路I2C接口分别与主存储芯片、备份存储芯片双向连接，实现对主存储芯片、备份存储芯片对应的I2C接口管脚的同时控制，实现UART接口到I2C接口的接口协议转换，降低硬件资源消耗，提高通信可靠性。
Description
技术领域
本发明涉及航空发动机数据存储设计的技术领域，更具体地，涉及一种数据存储设备及其串口通信优化方法。
背景技术
数据存储设备是航空发动机数控系统的一个重要附件，一般通过设备内部集成的EEPROM存储器件存储发动机参数，例如发动机序列号、总工作时间、进气导向叶片角度、发动机控制系统偏移量、工作次数、使用情况和健康管理统计数据等，这些发动机参数既可以在发动机起动过程中为发动机起动提供必需的关键工作参数，也可以在地面导出后用于发动机的维护维修。
目前，一些现有型号的数据存储设备均是通过差分后的I2C总线传输串行时钟信号和串行数据信号，由发动机数控系统根据EEPROM器件手册中的I2C串口协议，直接对数据存储设备内的EEPROM存储器件进行读写。
如2020年2月28日公开的中国发明专利(公开号：CN110851391A)中公开了一种数据存储装置，用于航空发动机的数据存储，该专利中提出的数据存储装置通过采用非标准的基于I2C总线的三线串行通讯电路，分别对时钟信号和数据信号进行放大和整形处理后传输至存储电路汇总进行存储，存储电路中的数据经过整形后再输出至上位机，相对于现有的标准I2C总线通讯电路采用的两线串行方式，即一条输入信号线和一条输出信号线串行的方式，在长距离传输中不会出现数据丢失，大大提升了数据传输距离和I2C总线通讯的使用范围，但串行时钟、数据发送、数据接收，需要三组差分线一共6根信号线进行传输，信号线缆数量多，使得连接发动机数控系统和数据存储设备的航空电缆的直径和数量增大，电缆成本高，也不利于提升系统可靠性；另外，输入输出信号的调理电路使用的分立器件多，导致元器件的种类和数量增加，增加了数据存储设备的成本和系统复杂性，而且使得差分信号在调理过程中引入了较大延时和波形的变形，并且串行时钟和串行数据间的同步关系无法维持，导致串行通信速率很难提高，数据读写速率低；最后，这种数据存储设备仅存在单一存储芯片，不包括智能核心，无法实现数据通信过程中的备份和纠错，当存储芯片损坏、信号调理电路中某个分立器件损坏后会直接导致数据存储设备失效，不能有效的识别和隔离故障，因此，通信可靠性差。
发明内容
为解决当前航空发动机数据存储设备成本高、串口通信速率低且通信可靠性差的问题，本发明提出一种数据存储设备及其串口通信优化方法，降低成本，降低数据串口通信及数据实际读写之间的时间延迟，提高串口通信速率及通信可靠性。
本发明的技术方案如下：
本发明首先提出一种数据存储设备，包括CPLD核心芯片、RS485收发芯片、存储芯片及电源转换模块；所述电源转换模块将外部电源提供的电压转换，为数据存储设备供电；所述RS485收发芯片的一端通过RS485总线与外部发动机数控系统双向连接，CPLD核心芯片通过设置的UART接口与RS485收发芯片的另一端双向连接；所述存储芯片包括主存储芯片及备份存储芯片，所述CPLD核心芯片通过输出两个通道的I2C接口同时控制主存储芯片、备份存储芯片，实现UART接口到I2C接口的接口协议转换。
进一步地，所述数据存储设备还设有晶振单元及指示灯模块，所述晶振单元为CPLD核心芯片提供时钟信号；所述指示灯模块连接CPLD核心芯片，用于指示数据存储设备的工作状态，在工作出错时能够通过不同的闪烁频率提醒用户处理，从而方便调试。
进一步地，所述CPLD核心芯片内设有UART模块、DATA_CTRL模块及IIC模块；所述UART模块用于负责UART串行通信以及RS485收发芯片的方向控制；
CPLD核心芯片上设有外部接口rx、外部接口tx以及外部接口en485，UART模块映射到CPLD核心芯片的外部接口rx、外部接口tx以及外部接口en485，进而连接到RS485收发芯片的对应rx管脚、tx管脚及en485管脚，完成rx管脚上的串行数据输入、tx管脚上的串行数据输出、通过en485管脚的高低电平变换来控制RS485收发芯片的接收发送状态切换；在UART模块内部，根据串口波特率生成进行串并数据转换所需的时钟，根据串口波特率、数据位、校验位对外部接口rx输入至UART模块的串行数据进行串并转换；UART模块上还设有接收FIFO及发送FIFO，UART模块利用接收FIFO缓存接收的数据字节，利用发送FIFO缓存待发送数据字节，根据串口属性进行并串转换，把并行数据逐位发送至对外接口tx引脚上；
DATA_CTRL模块负责UART模块以及IIC模块之间的通信协议转换和数据校验；DATA_CTRL模块与UART模块之间通过读接收FIFO接口RdFIFO与写发送FIFO接口WrFIFO实现数据传输，在读接收FIFO接口RdFIFO内存在数据时，及时读出数据并处理，并且将需要通过RS485总线发送的数据写入写发送FIFO接口WrFIFO；DATA_CTRL模块内部设有一个有限状态机，根据串口数据帧的内容，将数据帧逐字节通过IIC模块写入主存储芯片、备份存储芯片，也能根据串口命令帧，读取主存储芯片、备份存储芯片的数据，并发送到RS485总线上；
IIC模块用于控制I2C接口与主存储芯片、备份存储芯片的读写过程；IIC模块内部设有三层有限状态机，IIC模块的外部接口包括scl1/scl2串行时钟接口、sda1/sda2串行数据接口及wp接口，DATA_CTRL模块向IIC模块发送地址WordAddr、写数据WrData时钟或读数据RdData时钟，IIC模块进入写状态或读状态，在写状态或读状态进一步控制scl1/scl2串行时钟接口、sda1/sda2串行数据接口及wp接口，根据主存储芯片、备份存储芯片的I2C接口协议输出存储芯片地址、数据地址及数据字节，按照从MSB到LSB的顺序逐位输出或输入数据，每输出一个字节后检查应答位或者每读入一个字节后主动输出应答位/停止位。
通过以上技术方案，保证CPLD核心芯片和存储芯片之间的I2C串行通信按存储芯片器件手册进行，实现利用较低的硬件资源消耗来满足提高数据读写速率的要求，能尽可能降低读写数据之外的其它通信开销，降低数据串口通信与数据实际读写之间的时间延迟。
进一步地，外部发动机数控系统和数据存储设备之间的数据流向包括写存储芯片数据流向和读存储芯片数据流向，其中，写存储芯片数据流向过程包括：
发动机数控系统将数据帧通过RS485总线发送给数据存储设备，数据存储设备根据数据帧结构解码后，进入写存储芯片状态，将数据帧内的数据内容逐字节写入数据帧内指定的存储地址(数据帧内包含了待写入地址)，写入结束后,根据写入成功或写入出错的状况通过RS485总线发送应答帧到发动机数控系统，完成一次存储芯片写入流程；
读存储芯片数据流向过程包括：
发动机数控系统将命令帧通过RS485总线发送给数据存储设备，数据存储设备根据命令帧结构解码后，进入读存储芯片状态，将存储芯片中的指定地址(命令帧内包含的地址)的数据读取出来，并打包后通过RS485总线发送给发动机数控系统，当读取环节中发生错误时则通过包含错误信息的应答帧通知发动机数控系统，完成一次存储芯片读取流程。
进一步地，所述主存储芯片及备份存储芯片均为EEPROM。
进一步地，所述电源转换模块为DC/DC电源模块，满足了输出电压精度、功率及转换效率的要求。
本发明中还提出一种数据存储设备的串口通信优化方法，所述方法基于前文所述的数据存储设备实现，所述方法包括：串口通信数据读写优化方法、串口通信数据读写备份及恢复优化方法、串口通信数据参数校验优化方法。
进一步地，数据存储设备对存储芯片的写入和读取以页写和页读为基本功能，所述串口通信数据读写优化方法包括：
S1.在数据存储设备接收数据帧时，每接收一个数据内容字节，通过I2C接口写入存储芯片的指定地址；
S2.拉底scl1/scl2串行时钟接口输出的scl1/scl2串行时钟，等待UART接口接收到下一个数据内容字节后，继续通过I2C接口写入存储芯片的指定地址；
S3.重复步骤S1～S2，直到1页数据写入完毕，停止I2C接口总线；
S4.按照命令帧中的地址控制I2C接口读取存储芯片的一个数据内容字节后，拉底scl1/scl2串行时钟接口输出的scl1/scl2串行时钟，使存储芯片等待；
S5.当UART模块的发送FIFO存在空余空间时，控制I2C接口读取存储芯片的下一个字节；
S6.重复步骤S5～S6，直到1页数据全部读取并发送完成，数据存储设备发送非应答位、停止位来终止此次页读操作。
通过以上技术方案，在UART接口、I2C接口的通信速率不同步时，CPLD核心芯片可以通过主动缓存中间结果、在高速通信过程中插入等待状态进行延时等措施，从而使UART接口和I2C接口表现为同时工作，使得读写过程占用硬件资源更少，降低了串口通信与读写存储芯片之间的延迟。
进一步地，所述串口通信数据读写备份及恢复优化方法包括：
S11.在写存储芯片时，scl1/scl2串行时钟接口输出同样的串行时钟信号，sda1/sda2串行数据接口在输出开始位、数据位、停止位时输出同样的串行数据信号；
S12.当需要回读存储芯片的应答位时，分别检查sda1/sda2串行数据接口的应答位是否有效，若是，写存储芯片结束后，通过应答帧通知发动机数控系统：主存储芯片和备份存储芯片均写入成功；否则，执行步骤S13；
S13.确认sda1/sda2串行数据接口中应答出错的串行数据接口并切断，另一应答正确的串行数据接口继续写存储芯片操作，写存储芯片结束后，通过应答帧通知发动机数控系统：主存储芯片与备份存储芯片中的其中一个写入出错；完成同样数据内容的备份；
S14.在读存储芯片时，scl1/scl2串行时钟接口输出同样的串行时钟信号，通过控制sda1串行数据线，读取主存储芯片内指定地址的内容；
S15.当CPLD核心芯片读主存储芯片内数据出错时或者上位机通过发送命令帧控制数据存储设备连续第2次读取同一存储地址的内容时，通过控制sda2串行数据线，主动切换到读取备份存储芯片内指定地址的数据内容；
S16.指定地址的数据读取成功后，逐字节通过UART接口发送给上位机，完成同样的数据内容在出错时的自动恢复。
通过以上技术方案，满足在数据写入时，同样的数据同时写入主存储芯片及备份存储芯片，在读取数据时，优先读取主存储芯片中的数据，当主存储芯片读取出错时或者发动机数控系统通过发送命令帧控制数据存储设备第二次读取同一存储地址的数据时，主动切换到读取备用存储芯片内的数据，占用的硬件资源少，数据的备份是自动同时进行的，不需要发动机数控系统的参与，发动机数控系统通过串口读取数据存储设备内指定地址的数据时假如出错，数据存储设备也会自动纠错，自动去读取备份存储芯片中同一地址的内容并通过UART接口发送给上位机，数据纠错过程不要上位机参与，对发动机数控系统而言，数据存储设备的数据备份和恢复不会带来额外的时间开销和资源开销。
进一步地，所述串口通信数据参数校验方法为：
除通过接收数据帧和发送数据帧两种帧结构中的校验和对数据帧的正确性进行校验外,在主存储芯片和备份存储芯片中存储每个发动机参数信息时，额外多占用一倍的存储空间来存储每个发动机参数的校验信息，所述的发动机参数包括：发动机序列号、总工作时间、进气导向叶片角度、发动机控制系统偏移量、工作次数、使用情况和健康管理统计数据。
通过以上技术方案，除通过接收数据帧和发送数据帧两种帧结构中的校验和对数据帧的正确性进行校验外，还从校验信息的存储层面巩固校验，增加了数据的可靠性，两种校验方式结合使用，保证发动机数控系统和数据存储设备都能在工作过程中及时发现数据错误，从而针对性的采取纠正措施，对故障进行识别、隔离和纠正，防止故障影响到产品正常工作，提高了通信可靠性。
本发明具有以下有益效果：
本发明提出的数据存储设备中选用两线制的RS485总线替换了传统需多根信号线支撑的I2C接口，降低了航空电子设备间航空电缆的线数量、直径、重量和成本，利用通用RS485收发芯片替换众多分立元器件组成的差分放大、滤波、整形电路，提升了电路集成度，降低了分立器件数量，更有利于控制产品成本、体积和重量，提升产品可靠性，也有利于提升串口通信速率和设备数据读写速率；选用CPLD核心芯片作为设备智能化核心，通过一路I2C接口分别与主存储芯片、备份存储芯片双向连接，实现对主存储芯片、备份存储芯片对应的I2C接口管脚的同时控制，实现UART接口到I2C接口的接口协议转换，降低通信数据的读写延迟，降低硬件资源消耗，提高通信可靠性。
附图说明
图1表示本发明实施例中提出的数据存储设备的整体硬件结构框图；
图2表示本发明实施例中提出的CPLD核心芯片的架构图；
图3表示本发明实施例中提出的外部发动机数控系统和数据存储设备之间的写存储芯片的数据流向示意图；
图4表示本发明实施例中提出的外部发动机数控系统和数据存储设备之间的读存储芯片的数据流向示意图；
图5表示常规串口通信数据读写存储芯片的时间线示意图；
图6表示本发明实施例中提出的串口通信数据读写存储芯片的时间线示意图；
图7表示发动机总工作时间参数存储及校验的示意图。
其中，1.CPLD核心芯片；11.UART模块；12.DATA_CTRL模块；13.IIC模块；2.RS485收发芯片；3.存储芯片；31.主存储芯片；32.备份存储芯片；4.电源转换模块；5.晶振单元；6.指示灯模块。
具体实施方式
以下结合附图对本发明的实施例进行详细说明，但是本发明可以由下述所限定和覆盖的多种不同方式实施；
如图1所示，本发明首先提出一种数据存储设备，包括CPLD核心芯片1、RS485收发芯片2、存储芯片3、电源转换模块4；所述电源转换模块4将外部电源提供的电压转换，为数据存储设备供电；RS485收发芯片2的一端通过RS485总线与外部发动机数控系统双向连接，CPLD核心芯片1通过设置的UART接口与RS485收发芯片2的另一端双向连接；所述存储芯片3包括主存储芯片31及备份存储芯片32，所述CPLD核心芯片1通过输出两个通道的I2C接口同时控制主存储芯片31、备份存储芯片32，实现UART接口到I2C接口的接口协议转换。在此，UART接口及I2C接口均属于基本的串行通信接口设置，而CPLD核心芯片1对主存储芯片31、备份存储芯片32的同时控制，可通过对CPLD核心芯片的编程设计实现。
因为数据存储设备的应用场景中不会同时发送和接收串行通信数据，因此半双工通信的2线制RS485总线就可以满足要求，2线制的串行通信线路使航空电缆的直径、重量、成本得到有效控制，达到最优，所以数据存储设备外部接口的通信线路选择RS485总线，在本实施例中，电源转换模块4选择小功率的DC/DC电源模块来满足输出电压精度、功率及转换效率的要求，外部电源为+28v，转换为+3.3v的供电电压为数据存储设备供电；CPLD核心芯片1选择Intel公司MAXⅡ系列的EPM1270或者也可以选择其他硬件资源合适的替代型号，RS485收发芯片2选择SM3485，也可以为其它替代型号，主存储芯片31、备份存储芯片32型号为AT24C512或其他支持标准I2C接口的存储芯片EEPROM。
数据存储设备还设有晶振单元5及指示灯模块6，所述晶振单元5为CPLD核心芯片1提供时钟信号；在本实施例中，时钟信号频率为50MHz，所述指示灯模块6连接CPLD核心芯片1，用于指示数据存储设备的工作状态，在本实施例中，指示灯模块6为LED指示灯，数据存储设备通过一个通用IO管脚驱动LED指示灯，在工作出错时能够通过不同的闪烁频率提醒用户处理，从而方便调试。通过图1可知，数据存储设备的外部接口只需要+28V直流电源、RS485总线，将航空电缆的线数量可以降低到最低--4根，最大程度的降低了航空电缆的直径、重量和成本。
在实际实施时，CPLD核心芯片1也可以选择单片机/处理器/微控制器来满足功能要求，但是选择单片机作为智能核心的通用方案有以下缺点：单片机内部与UART接口、I2C接口及接口转换功能不相关的外设太多，器件复杂程度远大于完成同样功能的CPLD核心芯片，导致器件可靠性指标降低，进而影响产品整机的MTBF指标；单片机外设中的UART接口、I2C接口无法做针对性优化，不能通过主动增加等待状态等措施使UART接口和I2C接口同时工作，因此UART串口接收/发送数据和I2C接口写入/读取数据之间的延迟较大，产品的读写延迟与数据帧长有关，即需要UART接口接收一帧完整数据后才开始通过I2C接口写入EEPROM存储器件，或者通过I2C接口读取一个完整数据包后才会通过UART接口发送给上位机；读写EEPROM主存储芯片和备份存储芯片需要单片机具有两个I2C接口，且无法同时对两个EEPROM存储芯片写入同样的数据内容，用单片机的通用方案实现数据备份和恢复策略，需要更多的硬件资源、更长的工作延时来实现，无法以最少的硬件资源消耗做到最优化效果。
CPLD核心芯片相比于单片机作为智能核心的通用方案，硬件资源利用率更高，核心芯片的器件复杂程度相对较低，可以提升产品的MTBF指标，提高产品可靠性，降低成本；UART接口、I2C接口的通信速率不同步时，CPLD核心芯片可以通过主动缓存中间结果、在高速通信过程中插入等待状态进行延时等措施，从而使UART接口和I2C接口表现为同时工作，最终实现UART接收一个字节后马上通过I2C接口写入EEPROM存储器件、通过I2C接口读取一个字节后马上通过UART接口发送，使产品读写延迟达到最小，一帧数据接收完成后写入EEPROM存储器件也紧接着马上完成，一帧数据从EEPROM存储器件读取完后UART发送数据帧也很快完成；CPLD核心芯片可以只设计实现1个I2C外设，硬件资源消耗小，写入时两路I2C接口的SCL、SDA信号线输出同样的信号波形，检查应答时记录出错状态，从而完成同样的数据内容同时写入主存储芯片和备用存储芯片，读取存储芯片时优先读取主存储芯片中的数据，当主存储芯片读取出错时或者上位机通过发送命令帧控制数据存储设备第二次读取同一存储地址的数据时，主动切换到读取备用存储芯片内的数据，从而用最小的资源消耗实现数据备份和数据恢复策略。
在本实施例中，如图2所示，所述CPLD核心芯片1内设有UART模块11、DATA_CTRL模块12及IIC模块13；其中，CPLD核心芯片1核心的CPLD程序使用Verilog HDL语言开发，采用自顶向下的设计方法，通过层次化、结构化设计，所述UART模块11用于负责UART串行通信以及RS485收发芯片2的方向控制；
CPLD核心芯片1上设有外部接口rx、外部接口tx以及外部接口en485，UART模块映射到CPLD核心芯片1的外部接口rx、外部接口tx以及外部接口en485，进而连接到RS485收发芯片2的对应rx管脚、tx管脚及en485管脚，完成rx管脚上的串行数据输入、tx管脚上的串行数据输出、通过en485管脚的高低电平变换来控制RS485收发芯片2的接收发送状态切换；在UART模块11内部，根据串口波特率生成进行串并数据转换所需的时钟，根据串口波特率、数据位、校验位对外部接口rx输入至UART模块11的串行数据进行串并转换，UART模块11上还设有接收FIFO及发送FIFO，UART模块11利用接收FIFO缓存接收的数据字节；以及利用发送FIFO缓存待发送数据字节，根据串口属性进行并串转换，把并行数据逐位发送至对外接口tx引脚上。
DATA_CTRL模块12用于负责UART模块11以及IIC模块13之间的通信协议转换和数据校验；DATA_CTRL模块12与UART模块11之间通过读接收FIFO接口RdFIFO与写发送FIFO接口WrFIFO实现数据传输，在读接收FIFO接口RdFIFO内存在数据时，及时读出数据并处理，将需要通过RS485总线发送的数据写入写发送FIFO接口WrFIFO；DATA_CTRL模块内部设有一个有限状态机，根据串口数据帧的内容，将数据帧逐字节通过IIC模块13写入主存储芯片31、备份存储芯片32，也能根据串口命令帧，读取主存储芯片31、备份存储芯片32的数据，并发送到RS485总线上；
IIC模块13用于控制I2C接口与主存储芯片31、备份存储芯片32进行读写；IIC模块13内部设有三层有限状态机，IIC模块13的外部接口包括scl1/scl2串行时钟接口、sda1/sda2串行数据接口及wp接口，DATA_CTRL模块12向IIC模块13发送地址WordAddr、写数据WrData时钟或读数据RdData时钟，IIC模块13进入写状态或读状态，在写状态或读状态进一步控制scl1/scl2串行时钟接口、sda1/sda2串行数据接口及wp接口，根据主存储芯片31、备份存储芯片32的I2C接口协议输出器件地址、数据地址及数据字节，按照从MSB到LSB的顺序逐位输出或输入数据，并且每输出一个字节后会检查应答位或者每读入一个字节后会主动输出应答位/停止位，保证CPLD核心芯片1和存储芯片3之间的I2C串行通信按存储芯片器件手册进行，实现利用较低的硬件资源消耗来满足数据读写速率要求，能尽可能降低读写数据之外的其它通信开销，降低数据串口通信与数据实际读写之间的时间延迟。
在本实施例中，对于串口读写的数据流程给出进一步的说明，数据存储设备提供1路RS485半双工接口，115200bps波特率，1bit开始位、8bits数据位、1bit偶校验位、1bit停止位。多字节数据按小端传输，即先传低字节，然后高字节。表1～表4中的发送和接收，是对应数据存储设备的数据流向。发动机数控系统通过RS485总线，按照表1～表4的帧结构与数据存储设备进行串行通信，就可以完成数据存储设备内部EEPROM存储芯片的读写。
表1接收数据帧
表2接收命令帧
表3发送应答帧
表4发送数据帧
综上，外部发动机数控系统和数据存储设备之间的数据流向包括写存储芯片数据流向和读存储芯片数据流向，其中：
对于第一种写存储芯片的数据流向，结合图2所示的CPLD核心芯片内的模块及前述管脚数据传输之间的配合，得到图3所示的数据流示意图。
整体过程如下：
发动机数控系统将数据帧通过RS485总线发送给数据存储设备，数据存储设备根据数据帧结构解码后，进入写存储芯片状态，将数据帧内的数据内容逐字节写入数据帧内指定的存储地址(数据帧内包含了待写入地址)，写入结束后,根据写入成功或写入出错的状况通过RS485总线发送应答帧到发动机数控系统，完成一次存储芯片写入流程；
对于第二种读存储芯片的数据流，结合图2所示的CPLD核心芯片内的模块及前述管脚数据传输之间的配合，得到图4所示的数据流示意图。
整体过程如下：
发动机数控系统将命令帧通过RS485总线发送给数据存储设备，数据存储设备根据命令帧结构解码后，进入读存储芯片状态，将存储芯片中的指定地址(命令帧内包含的地址)的数据读取出来，并打包后通过RS485总线发送给发动机数控系统，当读取环节中发生错误时则通过包含错误信息的应答帧通知发动机数控系统，完成一次存储芯片读取流程。
考虑到发动机数控系统写入或读取的发动机关键数据间内在的紧密联系，写入或读取关键数据的发生时机，以及每次写入或读取会产生的额外时间开销，数据存储设备对存储芯片的写入和读取以页写和页读为必须的基本功能。尽管EEPROM存储芯片也支持字节写和字节读，但是在某型号数据存储设备的应用场景中并无必要实现，本发明中还提出一种数据存储设备的串口通信优化方法，所述方法基于前文所述的数据存储设备实现，所述方法包括：串口通信数据读写优化方法、串口通信数据读写备份及恢复优化方法、串口通信数据参数校验优化方法。
数据存储设备的UART串口波特率按照航空设备的技术状态现状，通常选择115200bps，I2C接口按照EEPROM在+3.3V电源电压下的最高工作频率400KHz进行设计。这种应用场景下，I2C接口的速率比UART速率快，通过I2C接口读写一个字节所花费时间比UART接口发送接收一个字节需要的时间短的多。传统常见设计方案如图5所示，具体为：首先通过UART接口接收一个完整数据帧，将该帧数据通过I2C接口写入EEPROM存储器件，然后数据存储设备通过UART接口发送一个应答帧，通知上位机(发动机数控系统)软件本次写入的结果。读取一帧数据的工作流程则是，通过UART接口接收一个完整命令帧，从EEPROM存储器件中指定地址读取一页数据，然后数据存储设备打包数据后，通过UART接口发送一帧完整数据到上位机(发动机数控系统)。这种常见方案与利用单片机作为智能核心的方案有些类似，缺点都是CPLD核心芯片1内需要设计更大的缓存来暂存数据，并且上位机/发动机数控系统读写数据存储设备的延迟时间较长。
因此，为进一步解决上位机/发动机数控系统读写数据存储设备的延迟时间长的问题，本发明所提出的串口通信数据读写优化方法的步骤如下，具体时间线示意图如图6所示。
S1.在数据存储设备接收数据帧时，每接收一个数据内容字节，通过I2C接口写入存储芯片的指定地址；
S2.拉底scl1/scl2串行时钟接口输出的scl1/scl2串行时钟，等待UART接口接收到下一个数据内容字节后，继续通过I2C接口写入存储芯片的指定地址
S3.重复步骤S1～S2，直到1页数据写入完毕，停止I2C接口总线；步骤S1～S3对应图6所示的串口写存储芯片的时间线示意图；
S4.按照命令帧中的地址控制I2C接口读取存储芯片的一个数据内容字节后，拉底scl1/scl2串行时钟接口输出的scl1/scl2串行时钟，使存储芯片等待；
S5.当UART模块的发送FIFO接口存在空余空间时，控制I2C接口读取存储芯片的下一个字节；
S6.重复步骤S5～S6，直到1页数据全部读取并发送完成，数据存储设备发送非应答位、停止位来终止此次页读操作。步骤S4～步骤S6对应图6所示的串口读存储芯片的时间线示意图。
通过以上实施过程，在UART接口、I2C接口的通信速率不同步时，CPLD核心芯片1可以通过主动缓存中间结果、在高速通信过程中插入等待状态进行延时等措施，从而使UART接口和I2C接口表现为同时工作，使得读写过程占用硬件资源更少，降低了串口通信与读写存储芯片之间的延迟。
所述串口通信数据读写备份及恢复优化方法包括：
S11.在写存储芯片时，scl1/scl2串行时钟接口输出同样的串行时钟信号，sda1/sda2串行数据接口在输出开始位、数据位、停止位时输出同样的串行数据信号；
S12.当需要回读存储芯片的应答位时，分别检查sda1/sda2串行数据接口的应答位是否有效，若是，写存储芯片结束后，通过应答帧通知发动机数控系统：主存储芯片和备份存储芯片均写入成功；否则，执行步骤S13；
S13.确认sda1/sda2串行数据接口中应答出错的串行数据接口并切断，另一应答正确的串行数据接口继续写存储芯片操作，写存储芯片结束后，通过应答帧通知发动机数控系统：主存储芯片与备份存储芯片中的其中一个写入出错；完成同样数据内容的备份；
S14.在读存储芯片时，scl1/scl2串行时钟接口输出同样的串行时钟信号，通过控制sda1串行数据线，读取主存储芯片内指定地址的内容；
S15.当CPLD核心芯片读主存储芯片内数据出错时或者上位机通过发送命令帧控制数据存储设备连续第2次读取同一存储地址的内容时，通过控制sda2串行数据线，主动切换到读取备份存储芯片内指定地址的数据内容；
S16.指定地址的数据读取成功后，逐字节通过UART接口发送给上位机，完成同样的数据内容在出错时的自动恢复。
满足在数据写入时，同样的数据同时写入主存储芯片31及备份存储芯片32，在读取数据时，优先读取主存储芯片31中的数据，当主存储芯片31读取出错时或者发动机数控系统通过发送指令帧控制数据存储设备第二次读取同一存储地址的数据时，主动切换到读取备用存储芯片32内的数据，占用的硬件资源少，数据的备份是自动同时进行的，不需要发动机数控系统的参与，发动机数控系统通过串口读取数据存储设备内指定地址的数据时假如出错，数据存储设备也会自动纠错，自动去读取备份存储芯片中同一地址的内容并通过UART接口发送给上位机，数据纠错过程不要上位机参与，对发动机数控系统而言，数据存储设备的数据备份和恢复不会带来额外的时间开销和资源开销。
在本实施例中，串口通信数据参数校验方法为：
在通过接收数据帧和发送数据帧两种帧结构中的校验和对数据帧的正确性进行校验外,在主存储芯片和备份存储芯片中存储每个发动机参数信息时，额外多占用一倍的空间来存储每个发动机参数的校验信息，所述的发动机参数包括：发动机序列号、总工作时间、进气导向叶片角度、发动机控制系统偏移量、工作次数、使用情况和健康管理统计数据。例如，如图7所示，总工作时间这个参数占用两个字节存储时，实际分配4个字节，其中，字节1用于总工作时间_低字节存储，字节2用于总工作时间_高字节存储，字节3用于校验和_低字节存储，字节4用于校验和_高字节存储，紧邻的多余2个字节用来存储校验信息，校验方式为：总工作时间+校验和＝0xFFFF，即通过前两个字节和后两个字节相加等于0xFFFF，来保证参数出错时能迅速发现，提高了通信可靠性。
附图中描述位置关系的用于仅用于示例性说明，不能理解为对本专利的限制；
显然，本发明的上述实施例仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。
Claims (9)
1.一种数据存储设备，其特征在于，包括CPLD核心芯片(1)、RS485收发芯片(2)、存储芯片(3)及电源转换模块(4)；所述电源转换模块(4)将外部电源提供的电压转换，为数据存储设备供电；所述RS485收发芯片(2)的一端通过RS485总线与外部发动机数控系统双向连接，CPLD核心芯片(1)通过设置的UART接口与RS485收发芯片(2)的另一端双向连接；所述存储芯片(3)包括主存储芯片(31)及备份存储芯片(32)，所述CPLD核心芯片(1)通过输出两个通道的I2C接口同时控制主存储芯片(31)、备份存储芯片(32)，实现UART接口到I2C接口的接口协议转换；
所述CPLD核心芯片内设有UART模块(11)、DATA_CTRL模块(12)及IIC模块(13)；所述UART模块(11)用于负责UART串行通信以及RS485收发芯片(2)的方向控制；
CPLD核心芯片(1)上设有外部接口rx、外部接口tx以及外部接口en485，UART模块映射到CPLD核心芯片(1)的外部接口rx、外部接口tx以及外部接口en485，进而连接到RS485收发芯片(2)的对应rx管脚、tx管脚及en485管脚，完成rx管脚上的串行数据输入、tx管脚上的串行数据输出、通过en485管脚的高低电平变换来控制RS485收发芯片(2)的接收发送状态切换；在UART模块(11)内部，根据串口波特率生成进行串并数据转换所需的时钟，根据串口波特率、数据位、校验位对外部接口rx输入至UART模块(11)的串行数据进行串并转换；UART模块(11)上还设有接收FIFO及发送FIFO，UART模块(11)利用接收FIFO缓存接收的数据字节，利用发送FIFO缓存待发送数据字节，根据串口属性进行并串转换，把并行数据逐位发送至对外接口tx引脚上；
DATA_CTRL模块(12)负责UART模块(11)以及IIC模块(13)之间的通信协议转换和数据校验；DATA_CTRL模块(12)与UART模块(11)之间通过读接收FIFO接口RdFIFO与写发送FIFO接口WrFIFO实现数据传输，在读接收FIFO接口RdFIFO内存在数据时，及时读出数据并处理，并且将需要通过RS485总线发送的数据写入写发送FIFO接口WrFIFO；DATA_CTRL模块(12)内部设有一个有限状态机，根据串口数据帧的内容，将数据帧逐字节通过IIC模块(13)写入主存储芯片(31)、备份存储芯片(32)，也能根据串口命令帧，读取主存储芯片(31)、备份存储芯片(32)的数据，并发送到RS485总线上；
IIC模块(13)用于控制I2C接口与主存储芯片(31)、备份存储芯片(32)的读写过程；IIC模块(13)内部设有三层有限状态机，IIC模块(13)的外部接口包括scl1/scl2串行时钟接口、sda1/sda2串行数据接口及wp接口，DATA_CTRL模块(12)向IIC模块(13)发送地址WordAddr、写数据WrData时钟或读数据RdData时钟，IIC模块(13)进入写状态或读状态，在写状态或读状态进一步控制scl1/scl2串行时钟接口、sda1/sda2串行数据接口及wp接口，根据主存储芯片(31)、备份存储芯片(32)的I2C接口协议输出存储芯片地址、数据地址及数据字节，按照从MSB到LSB的顺序逐位输出或输入数据，每输出一个字节后检查应答位或者每读入一个字节后主动输出应答位/停止位。
2.根据权利要求1所述的数据存储设备，其特征在于，所述数据存储设备还设有晶振单元(5)及指示灯模块(6)，所述晶振单元(5)为CPLD核心芯片(1)提供时钟信号；所述指示灯模块(6)连接CPLD核心芯片(1)，用于指示数据存储设备的工作状态。
3.根据权利要求1所述的数据存储设备，其特征在于，外部发动机数控系统和数据存储设备之间的数据流向包括写存储芯片数据流向和读存储芯片数据流向，其中，写存储芯片数据流向过程包括：
发动机数控系统将数据帧通过RS485总线发送给数据存储设备，数据存储设备根据数据帧结构解码后，进入写存储芯片状态，将数据帧内的数据内容逐字节写入数据帧内指定的存储地址，写入结束后,根据写入成功或写入出错的状况通过RS485总线发送应答帧到发动机数控系统，完成一次存储芯片写入流程；
读存储芯片数据流向过程包括：
发动机数控系统将命令帧通过RS485总线发送给数据存储设备，数据存储设备根据命令帧结构解码后，进入读存储芯片状态，将存储芯片中的指定地址的数据读取出来，并打包后通过RS485总线发送给发动机数控系统，当读取环节中发生错误时则通过包含错误信息的应答帧通知发动机数控系统，完成一次存储芯片读取流程。
4.根据权利要求1～3任意一项所述的数据存储设备，其特征在于，所述主存储芯片(31)及备份存储芯片(32)均为EEPROM。
5.根据权利要求1～3任意一项所述的数据存储设备，其特征在于，所述电源转换模块(4)为DC/DC电源模块。
6.一种数据存储设备的串口通信优化方法，所述方法基于权利要求3所述的数据存储设备实现，其特征在于，所述方法包括：串口通信数据读写优化方法、串口通信数据读写备份及恢复优化方法、串口通信数据参数校验优化方法。
7.根据权利要求6所述的数据存储设备的串口通信优化方法，其特征在于，数据存储设备对存储芯片(3)的写入和读取以页写和页读为基本功能，所述串口通信数据读写优化方法包括：
S1.在数据存储设备接收数据帧时，每接收一个数据内容字节，通过I2C接口写入存储芯片的指定地址；
S2.拉底scl1/scl2串行时钟接口输出的scl1/scl2串行时钟，等待UART接口接收到下一个数据内容字节后，继续通过I2C接口写入存储芯片的指定地址；
S3.重复步骤S1～S2，直到1页数据写入完毕，停止I2C接口总线；
S4.按照命令帧中的地址控制I2C接口读取存储芯片的一个数据内容字节后，拉底scl1/scl2串行时钟接口输出的scl1/scl2串行时钟，使存储芯片等待；
S5.当UART模块(11)的发送FIFO存在空余空间时，控制I2C接口读取存储芯片的下一个字节；
S6.重复步骤S5～S6，直到1页数据全部读取并发送完成，数据存储设备发送非应答位、停止位来终止此次页读操作。
8.根据权利要求6所述的数据存储设备的串口通信优化方法，其特征在于，所述串口通信数据读写备份及恢复优化方法包括：
S11.在写存储芯片时，scl1/scl2串行时钟接口输出同样的串行时钟信号，sda1/sda2串行数据接口在输出开始位、数据位、停止位时输出同样的串行数据信号；
S12.当需要回读存储芯片的应答位时，分别检查sda1/sda2串行数据接口的应答位是否有效，若是，写存储芯片结束后，通过应答帧通知发动机数控系统：主存储芯片和备份存储芯片均写入成功；否则，执行步骤S13；
S13.确认sda1/sda2串行数据接口中应答出错的串行数据接口并切断，另一应答正确的串行数据接口继续写存储芯片操作，写存储芯片结束后，通过应答帧通知发动机数控系统：主存储芯片与备份存储芯片中的其中一个写入出错；完成同样数据内容的备份；
S14.在读存储芯片时，scl1/scl2串行时钟接口输出同样的串行时钟信号，通过控制sda1串行数据线，读取主存储芯片内指定地址的内容；
S15.当CPLD核心芯片读主存储芯片内数据出错时或者上位机通过发送命令帧控制数据存储设备连续第2次读取同一存储地址的内容时，通过控制sda2串行数据线，主动切换到读取备份存储芯片内指定地址的数据内容；
S16.指定地址的数据读取成功后，逐字节通过UART接口发送给上位机，完成同样的数据内容在出错时的自动恢复。
9.根据权利要求6所述的数据存储设备的串口通信优化方法，其特征在于，所述串口通信数据参数校验方法为：
除通过接收数据帧和发送数据帧两种帧结构中的校验和对数据帧的正确性进行校验外,在主存储芯片(31)和备份存储芯片(32)中存储每个发动机参数信息时，额外多占用一倍的存储空间来存储每个发动机参数的校验信息，所述的发动机参数包括：发动机序列号、总工作时间、进气导向叶片角度、发动机控制系统偏移量、工作次数、使用情况和健康管理统计数据。
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