CN215991226U

CN215991226U - 一种异构多处理器5g网关电路

Info

Publication number: CN215991226U
Application number: CN202121995694.9U
Authority: CN
Inventors: 薛栋梁; 范志强; 曹东刚; 麻志毅; 梅宏
Original assignee: Advanced Institute of Information Technology AIIT of Peking University; Hangzhou Weiming Information Technology Co Ltd
Current assignee: Peking University; Advanced Institute of Information Technology AIIT of Peking University
Priority date: 2021-08-23
Filing date: 2021-08-23
Publication date: 2022-03-08
Anticipated expiration: 2031-08-23

Abstract

本实用新型公开了一种异构多处理器5G网关电路，其包括5G通信模块、第一ARM处理器、第二ARM处理器及触摸屏等。5G通信模块与卡座或eSIM贴片卡连接。第一ARM处理器与5G通信模块通过第一USB总线或PCIe总线连接，第一ARM处理器为综合任务处理器。第二ARM处理器与第一ARM处理器通过第二USB总线、SPI总线、UART总线中至少一种总线连接。第二ARM处理器为实时任务处理器。本实用新型通过第一ARM处理器进行复杂的数据处理、通过第二ARM处理器进行实时数据处理，以兼顾数据处理能力和实时性的要求，满足各种物联网设备对网关性能的要求。

Description

一种异构多处理器5G网关电路

技术领域

本实用新型具体涉及工业物联网网关技术领域，更为具体地，本实用新型能够提供一种异构多处理器5G网关电路。

背景技术

随着物联网技术的不断发展，作为物联网中核心设备的网关也在不断改进和优化。物联网网关用于实现终端设备与互联网的无缝连接，是连接终端设备与通信网络的纽带，智能化网关已经开始具有计算和分析功能。在工业物联网、车联网等多种应用场景中，要求智能化网关能够快速响应和处理复杂任务。但是由于现有技术存在的局限和产品成本的要求，经常出现可满足快速响应要求而无法满足复杂任务处理要求，或者可满足复杂任务处理要求却无法满足快速响应的要求。因此，如何能够使物联网网关兼顾响应速度和任务处理能力，成为本领域技术人员亟待解决的技术问题和始终研究的重点。

实用新型内容

为解决现有技术存在的至少一个问题，本实用新型提供了一种异构多处理器5G网关电路，可达到保证物联网网关快速响应的前提下兼顾复杂任务处理能力等一个或多个技术目的。

为实现上述的技术目的，本实用新型能够提供一种异构多处理器5G网关电路，该异构多处理器5G网关电路可包括但不限于5G通信模块、第一ARM处理器以及第二ARM处理器等。

5G通信模块，与具有SIM卡的卡座连接或与eSIM贴片卡连接。

第一ARM处理器，与所述5G通信模块之间通过第一USB总线或PCIe总线连接。

所述第一ARM处理器为综合任务处理器，与第一存储卡连接。所述第一ARM处理器上设置有第一USB外设接口、第一网口以及第一调试串口。

第二ARM处理器，与第一ARM处理器之间通过第二USB总线、SPI总线、UART总线中的至少一种总线连接。

所述第二ARM处理器为实时任务处理器，与第二存储卡连接。所述第二ARM处理器上设置有CAN总线接口、485总线接口、SPI外设接口、I2C外设接口、第二USB外设接口、第二网口以及第二调试串口。

进一步地，该异构多处理器5G网关电路还包括开关电源芯片，开关电源芯片具有输入引脚和输出引脚。所述输入引脚与所述第一ARM处理器的电源输出端连接；所述输出引脚与外围设备的电源输入端连接。

进一步地，该异构多处理器5G网关电路还包括物理层接口芯片，该物理层接口芯片与所述第二ARM处理器的所述第二网口连接。

进一步地，该异构多处理器5G网关电路还包括USB集线器芯片，该USB集线器芯片与所述第一ARM处理器上的第一USB外设接口连接。

进一步地，所述5G通信模块采用型号为FM150的5G通信模块，所述第一ARM处理器采用型号为MCIMX6Y2CVM08AB的芯片，所述第二ARM处理器采用型号为MIMXRT1052CVL5B的芯片。

进一步地，该异构多处理器5G网关电路还包括CAN芯片，且CAN芯片与所述第二ARM处理器的所述CAN总线接口连接。

进一步地，该异构多处理器5G网关电路还包括485接口芯片，485接口芯片与所述第二ARM处理器的所述485总线接口连接。

进一步地，所述第一存储卡，包括SD卡、TF卡中的至少一种，所述第二存储卡，包括SD卡、TF卡中的至少一种。

进一步地，所述第二ARM处理器与第一ARM处理器之间还可通过中断信号线连接。

进一步地，还包括WiFi模块、显示屏及触摸屏。所述WiFi模块与所述第一ARM处理器连接，所述显示屏与所述第一ARM处理器连接。所述触摸屏，与所述第一ARM处理器之间通过FPC排线连接。

本实用新型的有益效果为：与现有技术相比，本实用新型的技术方案通过异构多处理器架构能够较好地兼顾网关响应速度和大规模数据处理能力。通过第一ARM处理器进行复杂的数据处理、通过第二ARM处理器进行实时数据处理，以使本实用新型的网关电路满足实时性要求的同时还能够满足大规模数据处理和复杂任务处理的需求，从而满足多种场景下工业物联网设备对网关的要求，可见本实用新型能够适应更多应用场合。本实用新型的第二ARM处理器可满足工程师自定义、针对性地进行功能开发和设计，使本实用新型具有更广泛的应用场景。而且本实用新型中的第二ARM处理器能够采用具有一般性能的处理器，由此避免了设置多个高性能处理器导致的高昂成本问题。而且本实用新型提供的网关架构不仅能够同时满足数据处理能力和实时性的要求，还能够充分满足运行环境、系统服务、基础库、驱动框架等软件基础设施需求。

附图说明

图1示出了本实用新型实施例中的异构多处理器5G网关电路的整体结构示意图。

图2示出了本实用新型实施例中的5G网关电路中的开关电源芯片的连接结构示意图。

图3示出了本实用新型实施例中的5G网关电路中的物理层接口芯片扩展电路结构示意图。

图4示出了本实用新型实施例中的5G网关电路中的USB集线器芯片扩展电路结构示意图。

图5示出了本实用新型实施例中的5G网关电路中的5G通信模块电路连接结构示意图。

图6示出了本实用新型实施例中的5G网关电路中的CAN总线接口电路结构示意图。

图7示出了本实用新型实施例中的5G网关电路中的带收发自动切换功能的RS-485总线电路结构示意图。

具体实施方式

下面结合说明书附图对本实用新型提供的一种异构多处理器5G网关电路进行详细的解释和说明。

本实用新型首先对涉及的相关技术术语进行如下的释义。

ARM：Advanced RISC Machines，先进的精简指令集计算机处理器。

5G：5th Generation Mobile Communication Technology，第五代移动通信技术。

USB：Universal Serial Bus，通用串行总线。

USB OTG：On-The-Go USB，便携式USB。

USB Hub：USB集线器。

SPI：Serial Peripheral Interface，串行外设接口。

QSPI：Quad SPI，六线SPI。

UART：Universal Asynchronous Receiver/Transmitter，通用异步收发传输器。

CAN：Controller Area Network，控制器局域网络。

PCIe：Peripheral Component Interconnect Express，高速串行计算机扩展总线。

485总线：全称为RS-485总线，采用平衡发送和差分接收方式实现通信。

I2C：Inter-Integrated Circuit，两线式串行总线。

SEMC：Smart External Memory Controller，智能外部存储控制器。

SIM：Subscriber Identity Module，用户身份识别模块。

eSIM：Embedded-SIM，内置芯片式用户身份识别卡。

WiFi：行动热点。

SD：Secure Digital Memory Card，安全数码卡。

TF：Trans-flash Card，闪存卡。

FPC：Flexible Printed Circuit，柔性电路板。

Ethernet：以太网。

PHY：Physical Layer，物理层。

RTOS：Real Time Operating System，实时操作系统。

PLC：Programmable Logic Controller，可编程逻辑控制器。

SDIO：Secure Digital Input and Output，安全数字输入输出。

AP：Wireless Access Point，无线访问接入点。

Host端：主设备端。

Device端：从设备端。

Device Descriptor：自定义设备描述。

bulk方式：大块数据传输方式。

MMDC：Multi-Mode DDR Controller，多模式DDR控制器。

DDR SDRAM：Double Data Rate Synchronous Dynamic Random Access Memory，双倍速率同步动态随机存储器。

USDHC：Ultra Secured Digital Host Controller，安全数字主机控制器。

eMMC flash：Embedded Multi Media Card flash，嵌入式多媒体闪存卡。

MDIO：Management Data Input/Output，管理数据输入输出。

RMII：Reduced Media Independent Interface，简化媒体独立接口。

MAC：Media Access Control，媒体访问控制。

eLCDIF：Enhanced LCD Interface，增强型LCD接口。

LCD：Liquid Crystal Display，液晶显示器。

LDO：Low Dropout Regulator，低压差线性稳压器。

pin：引脚或管脚。

SMA：SubMiniature version A，超小型A型接口。

如图1所示，本实用新型一个或多个实施例具体能够提供一种异构多处理器5G网关电路。该5G网关电路可包括但不限于第一ARM处理、第二ARM处理器、5G通信模块、开关电源芯片、物理层接口芯片、USB集线器芯片、CAN芯片、485接口芯片、WiFi模块、存储卡、触摸屏以及显示屏等等，具体说明如下。

本实用新型中的第一ARM处理器与5G通信模块之间通过第一USB总线或PCIe总线连接。第一ARM处理器为综合任务处理器，与第一存储卡连接；第一ARM处理器上设置有第一USB外设接口、第一网口以及第一调试串口均可作为外设接口，本实用新型的第一调试串口用于接收命令和输出调试信息。本实用新型实施例的第一ARM处理器为iMX6ULL处理器且采用型号为MCIMX6Y2CVM08AB的芯片，是一颗高性能A7ARM处理器，并在高性能A7 ARM处理器上运行Linux系统，主要实现5G协议栈(或驱动)和HMI人机界面，即本实用新型的第一ARM处理器为高性能处理器，用于复杂数据处理和用户界面渲染。

如图2所示，本实用新型实施例中的异构多处理器5G网关电路中的开关电源芯片具有输入引脚和输出引脚，输入引脚与第一ARM处理器的电源输出端连接，输出引脚与外围设备的电源输入端连接。本实用新型的第一ARM处理器通过开关电源芯片为外设供电，开关由PMIC_ON_REQ信号进行使能控制。本实施例的开关电源芯片型号可为MT9700，图2中的Main_3V3为来源于第一ARM处理器的主3.3V电源，DCDC_3V3为供给外设的电源，PMIC_ON_REQ为使能信号且高电平输入时有效，后面与开关电源芯片的使能端连接的R364电阻、C123电容用于对该信号进行滤波，以防止误动作；连接到芯片ISET端上的R365电阻为限流电阻，且R365电阻的阻值为3.4k，设置的最大电流为2A。

如图4所示，本实用新型实施例中的异构多处理器5G网关电路还可包括USB集线器芯片，USB集线器芯片与第一ARM处理器上的第一USB外设接口连接。通过USB Hub芯片扩展USB接口，用于连接USB设备。USB Hub芯片型号为FE1.1s，通过iMX_OTG2_DP/iMX_OTG2_DN差分信号连接第一ARM处理器，作为第一ARM处理器的iMX6ULL处理器侧OTG2_ID信号通过电阻下拉到地，以将iMX6ULL的USB OTG强制设置为Host模式。本实施例FS1.1s芯片扩展出4个USB口，其中第一个端口通过5G_USB_DM/DP信号连接5G模块，第二个端口通过FE_DM2/FE_DP2信号连接到J6座子，而第三个端口通过FE_DM3/DP_3信号连接到J5座子，J5、J6为两个普通USB Host接口座子，并能够用于连接外部设备。FE1.1s芯片只需要5V供电，内置功率调节器，可以将5V转化为3.3V输出，3.3V重新输入给芯片转化为1.8V输出，如图4所示，转化出的3.3V、1.8V作为FE1.1s芯片的内部工作电压，本实施例加去耦电容以稳定电压。连接到FE1.1s芯片14脚的R72电阻为外部偏置电阻，R72电阻的组织为2.7k，以保证Hub芯片正常工作；FS1.1S芯片还包括一个12MHz 3225封装晶振(X1)，为FS1.1S芯片提供工作时钟。

本实用新型实施例中的异构多处理器5G网关电路中的WiFi模块与第一ARM处理器连接，第一ARM处理器具体可通过USB总线、SDIO总线、UART串口总线中的至少一种总线与WiFi模块连接。

显示屏与第一ARM处理器连接，第一ARM处理器可通过eLCDIF接口连接显示屏。本实施例采用iMX6ULL处理器eLCDIF接口中的RGB接口连接显示屏，采用RGB888格式(R/G/B信号各8位)，此外还包括CLK(位时钟信号)、DE(数据使能)、HSYNC(行同步信号)、VSYNC(帧同步信号)等信号，本实施例显示屏通过3.3v供电和5v供电，3.3v主要用于内部数字逻辑和IO功能，5v用于背光等功能，LCD背光通过iMX_LCD_BL信号进行控制。本实施例触摸屏与第一ARM处理器之间可通过FPC排线连接，第一ARM处理器通过I2C接口连接触摸屏，触摸屏为7寸触摸LCD屏。具体地，当有触摸信号时通过iMX_TP_INT引脚向iMX6ULL处理器发起中断请求，然后可通过I2C接口将触摸信息读取进来，I2C通过iMX_TP_SDA、iMX_TP_SCL信号连接到iMX6ULL处理器的i2c_1接口上，该接口的pin引脚与UART4功能复用，需要通过设置IOMUX进行选择。

本实用新型网关电路可包括DDR SDRAM芯片和eMMC flash存储芯片及EthernetPHY芯片，第一ARM处理器通过MMDC接口连接DDR SDRAM芯片、通过USDHC接口连接eMMCflash存储芯片。第一存储卡包括SD卡、TF卡中的至少一种，并用于存储数据信息，第一ARM处理器可通过USDHC接口连接SD卡、TF卡。具体地，本实施例iMX6ULL处理器通过SD1接口连接SD卡，以存储数据信息，其中SD卡座子采用弹出式贴片TF卡座，具有SD_CLK，SD_CMD，SD_Dat[0..3]六个引脚，通过一个阻值为51k的电阻上拉到NVCC_SD卡电平，SD_CLK信号靠近CPU端串联一个电阻以减少始终信号边沿的陡峭程度，以减少高频噪声和过冲。另外，第一ARM处理器可通过MDIO接口、RMII接口连接Ethernet PHY芯片，外扩以太网接口。其中，DDRSDRAM芯片的型号为MT41K256M16TW-107。

第二ARM处理器与第一ARM处理器之间通过第二USB总线、SPI总线、UART总线中的至少一种总线连接，以进行相互通信。第二ARM处理器为实时任务处理器，与第二存储卡连接；第二ARM处理器上设置有CAN总线接口、485总线接口、SPI外设接口、I2C外设接口、第二USB外设接口、第二网口以及第二调试串口，CAN总线接口和485总线接口用于连接各种传感器和PLC，即第二ARM处理器通过RS-485总线/CAN总线连接传感器设备和/或工业控制设备；当然，第二ARM处理器可通过以太网络连接传感器设备和/或工业控制设备；而SPI外设接口、I2C外设接口、第二USB外设接口、第二网口以及第二调试串口作为外设接口，本实用新型的第二调试串口用于接收命令和输出调试信息，SPI外设接口可连接QSPI芯片。本实用新型的第二ARM处理器为RT1052处理器且采用型号为MIMXRT1052CVL5B的芯片，是一颗M7 ARM处理器，并在M7 ARM处理器上运行实时操作系统，用于传感器信号采集和工业设备的实时控制。第二存储卡包括SD卡、TF卡中的至少一种，用于存储数据信息。本实施例的RT1052处理器通过SD0接口连接SD卡，以存储数据信息，其中SD卡座子采用弹出式贴片TF卡座，具有SD_CLK，SD_CMD，SD_Dat[0..3]六个引脚，通过一个阻值为51k的电阻上拉到NVCC_SD卡电平，SD_CLK信号靠近CPU端串联一个电阻以减少始终信号边沿的陡峭程度，以减少高频噪声和过冲。

本实用新型实施例采用的MIMXRT1052CVL5B芯片具有实施功能和MCU适用性等优点。第二ARM处理器(即RT1052处理器)具有SEMC接口，并通过SEMC接口连接SDRAM芯片，SDRAM芯片采用型号为W9825G6KH-6I的芯片，提供32MB的内存空间，以满足实时操作系统的需要。更为具体地，RT1052处理器通过FlexSPI接口连接QSPI Nor Flash存储芯片，QSPI芯片采用W25Q256JVEIQ芯片，该芯片可以提供32MB的Flash空间。RT1052引出JTAG和SWD两个调试接口，通过JTAG_MOD引脚进行选择，上拉到NVCC_GPIO选择JTAG接口，下拉到地选择SWD接口；系统运行时的日志(Log)信息通过RT1052处理器的UART1串口输出。另外，RT1052通过BOOT_MODE[0]和BOOT_MODE[1]两个启动选择引脚，来选择复位后的启动模式；01是USB下载模式，可以通过USB下载代码，10Internal Boot启动模式，通过内部ROM启动，本实施例中选择通过内部ROM启动。RT1052的启动过程中还要通过BOOT_CFG1[0-7]和BOOT_CFG2[0-3]来决定从哪个器件启动，0000从SPI Flash启动，01xx从SD卡启动，10xx从eMMC启动，001x从Nand Flash启动，0001从NOR Flash启动，11xx从SPI Nand Flash启动；本实施例选择0000从SPI Flash启动。

实时操作系统是指：当外界事件或数据产生时能够接受并以足够快的速度予以处理、其处理的结果又能在规定的时间内控制生产过程或对处理系统做出快速响应、调度一切可利用的资源完成实时任务及控制所有实时任务协调一致运行的操作系统；实时操作系统的特点是提供及时响应和高可靠性。

本实用新型一些可选实施例中，第二ARM处理器与第一ARM处理器之间还通过中断信号线连接。

如图3所示，本实用新型实施例中的异构多处理器5G网关电路还可包括物理层接口芯片。该物理层接口芯片与第二ARM处理器的第二网口连接。作为第二ARM处理器的RT1052处理器集成了10/100/1000-Mbps Ethernet MAC(ENET)控制器，可通过RMII接口外扩物理层PHY连接到以太网络，本实施例PHY接口芯片型号为KSZ8081RNB。该芯片通过TX_CLK、TXEN、TXD0、TXD1、CRS_DV、RXER、RXD0以及RXD1标准RMII信号连接到RT1052处理器芯片，此外还有中断信号；该芯片内部集成LDO，只需要在pin2引脚上接一个滤波电容即可。RT1052处理器可以通过MDC/MDIO接口，读写KSZ8081RNB芯片内部寄存器，控制KSZ8081RNB芯片。本实施例KSZ8081RNB芯片的默认状态可以通过IO口上拉电阻下拉电阻进行设置，且PHYAD[0..2]对应pin13、pin14、pin15用于设置PHY地址的低三位，高两位默认设置为"00"，本实施例设置PHY的物理地址为"00001"；本实施例CONFIG[0..2]对应pin28、pin29、pin18，用于设置普通RMII接口还是背靠背RMII，本实施例设置为"001"普通RMII接口；ISO设置为Disable，SPEED(速度)设置为100Mbps，DUPLEX设置为Full-duplex，NWAYEN设置为上拉(Enable auto-negotiation)。KSZ8081RNB芯片后面需要接变压器然后接RJ-45座子用连接网线，本实施例选用集成网络变压器的HR911130C网口座子，中间抽头通过电容连接到地，LED正极连接到3.3V电源，绿色LED负极串一个电阻连接到KSZ8081RNB芯片的LED1/SPEED(pin31)信号，黄色LED负极串一个电阻连接到KSZ8081RNB芯片的LED0(pin30)信号。

如图6所示，本实用新型实施例中的异构多处理器5G网关电路还包括CAN芯片。CAN芯片与第二ARM处理器的CAN总线接口连接。RT1052处理器通过CAN_TX、CAN_RX两路信号接到CAN芯片上，本实施例CAN芯片型号为TJA1042T/3。TJA1042T/3芯片的STB(Standby信号)接上拉电阻默认使能，可以通过CAN_STBY信号外部进行控制；TJA1042T/3芯片需要两路供电，VDD电源接5V，VIO电源接3.3V，并需要加入滤波电容以稳定电压。CAN信号从总线上进来后通过两个56pF的电容进行滤波，滤除高频杂波；经过滤波之后接到一个T型差分端上，图6只不过R1204/R1205两个电阻构成了一个差分端接，C1205用于设置工作的静态直流电平。本实施例端接后的CAN信号通过两个0欧姆电阻，送到TJA1042T/3芯片；或者通过一个差模电感可以更进一步的消除共模干扰(差模电感只允许差模信号通过，对共模信号有较高的阻抗)。

如图7所示，异构多处理器5G网关电路还包括485接口芯片。485接口芯片与第二ARM处理器的485总线接口连接。本实施例具体可通过MAX487芯片扩展RS485接口，即485接口芯片为MAX487芯片。RT1052处理器通过两个UART串口连接至MAX487芯片上，其中，本实施例MAX487芯片的采用一种发送接收自适应切换的连接方式，接收使能一直有效，可以一直接收RS485总线上的数据。发送信号没有接到DI引脚，而是接到了发送使能端上，DI引脚固定接低电平；当要发送0的时候TxD为低电平，打开发送通路发送DI＝0；当要发送1的时候TxD为高电平，关闭发送通路，通过连接在RS485 A/B信号上的上拉下拉电阻设置为1；当空闲时TxD为高电平，关闭发送通路，通过连接在RS485 A/B信号上的上拉下拉电阻设置为1。

相比于常规的单处理器架构，本实用新型实施例提供的是异构多处理器架构，采用两个处理器可以兼顾处理器性能和复杂的数据处理。本实用新型第一ARM处理器上运行Linux系统，可以方便的调用各种库实现功能；第二ARM处理器可根据物联网应用场景进行定制化功能设计，以更好地满足实时性的要求。

本实用新型实施例中第二ARM处理器与第一ARM处理器之间优选通过USB方式通信，例如可通过USB OTG方式连接，iMX6ULL的USB OTG1接口连接至RT1052处理器的USBOTG1接口上。第一ARM处理器作为Host端，第二ARM处理器作为Device端，并可采用DeviceDescriptor和协议通过端口进行点对点通信，其中端点之间通过bulk方式进行数据传输。在本实用新型已公开内容基础上，iMX6ULL处理器的USB OTG1接口预留设置有Device模式的能力，RT1052处理器的USB OTG1接口裕量设置有Host模式的能力，用于某些情况下需要RT1052处理器作为Host端和iMX6ULL处理器作为Device端的场景，从而提高本实用新型的适应性。为兼容没有USB接口的第一ARM处理器，本实用新型可采用SPI接口进行通信。例如iMX6ULL处理器通过ECSPI4接口连接到RT1052处理器，该接口与ENET2信号复用，需要软件设置引脚选择SPI功能，RT1052处理器通过LPSPI1接口与iMX6ULL处理器进行连接，该接口与SD_B1信号复用，需软件设置引脚选择SPI功能。另外，第二ARM处理器与第一ARM处理器之间可通过UART串口进行控制命令和状态的传输；本实施例iMX6ULL处理器通过UART2接口与RT1052的LPUART4接口进行连接，本实施例中的RXD引脚、TXD引脚进行互换使用。

另外，第二ARM处理器也连接有显示屏和触摸屏。RT1052处理器也是通过eLCDIF接口连接LCD，接口与IMX6ULL处理器相同，但是采用的是RGB565格式，Red信号的低3位、Green信号的低2位、Blue信号的低3位接地；触摸屏也是I2C接口的触摸屏，当有触摸信号时通过RT_LCD_INT信号向RT1052处理器发起中断请求，然后通过I2C接口将触摸信息读取进来，I2C通过I2C1_SDA、I2C1_SCL信号连接到RT1052处理的I2C1接口上。

本实用新型的5G通信模块提供USB接口和PCIe接口，本实施例可通过USB接口连接到第一ARM处理器上，而且该5G通信模块可配置有Linux系统驱动。

如图5所示，本实用新型实施例中的5G通信模块采用型号为FM150的5G通信模块。本实用新型FM150模块是高度集成的5G无线通信模块，采用标准M.2Key-B接口，共75个管脚，支持5G NR SUB6/LTE FDD/LTE TDD/WCDMA制式，适用于全球大部分移动运营商的无线通信网络。FM150模块有USB与PCIE两个接口，本实用新型实施例可选择USB接口通过5G_USB_DM/5G_USB_DP信号连接到第一ARM处理器，为了调试方便，本实施例还可以将该模块通过J3 Micro USB接口连接到电脑进行调试，并通过电阻选择连接到iMX6ULL处理器还是Micro USB接口，如图5中所示R60/R56电阻安装的时候连接到iMX6ULL处理器，如R57/R59电阻安装的时候连接到Micro USB座子，本实施例中的电阻R60/R56、R57/R59只能二选一进行安装不能同时安装；因为USB信号是高速差分信号，为了保持信号完性信号，从iMX6ULL以差分对的形式走过来，对称的打两个过孔，然后在正面对称的放置R60/R56电阻，在背面相同位置放置R57/R59电阻，信号通过R60/R56电阻后以差分对的形式在正面继续走线，通过R57/R59电阻后在背面以差分对的形式继续走线。

该5G通信模块与具有SIM卡的卡座连接或与eSIM贴片卡连接。在通过卡座连接SIM卡的实施例中，该5G通信模块能够满足用户方便更换SIM卡的需求，避免SIM卡与设备绑死的问题。本实用新型中的5G通信模块具有更大的带宽和传输速度，通信数据的最大传送速率可达1.5Gbps，端到端的确定性时延抖动小于1ms。如图5所示，本实施例FM150模块通过USIM_RST/USIM_DET/USIM_CLK/USIM_DAT引脚连接至卡座上，卡座为USIM座子，SIM卡为USIM卡；并通过USIM_VDD引脚为USIM卡供电，USIM卡安装于USIM座子内。本实施例FM150模块通过同轴电缆连接至外壳上的SMA天线连接口，以提高天线信号的质量，在FM150模块中的连接引脚是COEX_LAA/COEX_RST/COEX_RXD/COEX_TXD，即天线调谐接口。

如图5所示，本实施例的第一ARM处理器用于为5G通信模块供电，并通过NPN三极管进行电平转换。NPN三极管的基极与第一ARM处理器之间串联阻值为10k的电阻R339、发射极接地、集电极与5G通信模块电源输入端连接，从而实现通过NPN三极管电平转换的方式将电压上拉到3.3V。

5G通信模块是承载终端接入网络的关键部件，具有5G独立组网和非独立组网两种网络架构，拥有更快的传输速度、更优秀的承载能力以及更低的网络延迟，5G通信模块能够通过USB3.0或PCIe接口与AP连接。

在本说明书的描述中，参考术语“本实施例”、“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本实用新型的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

在本实用新型中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型实质内容上所作的任何修改、等同替换和简单改进等，均应包含在本实用新型的保护范围之内。

Claims

1.一种异构多处理器5G网关电路，其特征在于，包括：

5G通信模块，与具有SIM卡的卡座连接或与eSIM贴片卡连接；

第一ARM处理器，与所述5G通信模块之间通过第一USB总线或PCIe总线连接；

所述第一ARM处理器为综合任务处理器，与第一存储卡连接；所述第一ARM处理器上设置有第一USB外设接口、第一网口以及第一调试串口；

第二ARM处理器，与第一ARM处理器之间通过第二USB总线、SPI总线、UART总线中的至少一种总线连接；

所述第二ARM处理器为实时任务处理器，与第二存储卡连接；所述第二ARM处理器上设置有CAN总线接口、485总线接口、SPI外设接口、I2C外设接口、第二USB外设接口、第二网口以及第二调试串口。

2.根据权利要求1所述的异构多处理器5G网关电路，其特征在于，还包括：

开关电源芯片，具有输入引脚和输出引脚；

所述输入引脚，与所述第一ARM处理器的电源输出端连接；

所述输出引脚，与外围设备的电源输入端连接。

3.根据权利要求2所述的异构多处理器5G网关电路，其特征在于，还包括：

物理层接口芯片，与所述第二ARM处理器的所述第二网口连接。

4.根据权利要求2所述的异构多处理器5G网关电路，其特征在于，还包括：

USB集线器芯片，与所述第一ARM处理器上的所述第一USB外设接口连接。

5.根据权利要求1～4中任一权利要求所述的异构多处理器5G网关电路，其特征在于，

所述5G通信模块采用型号为FM150的5G通信模块；

所述第一ARM处理器采用型号为MCIMX6Y2CVM08AB的芯片；

所述第二ARM处理器采用型号为MIMXRT1052CVL5B的芯片。

6.根据权利要求1所述的异构多处理器5G网关电路，其特征在于，还包括：

CAN芯片，与所述第二ARM处理器的所述CAN总线接口连接。

7.根据权利要求1所述的异构多处理器5G网关电路，其特征在于，还包括：

485接口芯片，与所述第二ARM处理器的所述485总线接口连接。

8.根据权利要求1所述的异构多处理器5G网关电路，其特征在于，

所述第一存储卡，包括SD卡、TF卡中的至少一种；

所述第二存储卡，包括SD卡、TF卡中的至少一种。

9.根据权利要求1所述的异构多处理器5G网关电路，其特征在于，

所述第二ARM处理器，与第一ARM处理器之间还通过中断信号线连接。

10.根据权利要求1所述的异构多处理器5G网关电路，其特征在于，还包括WiFi模块、显示屏及触摸屏；

所述WiFi模块，与所述第一ARM处理器连接；

所述显示屏，与所述第一ARM处理器连接；

所述触摸屏，与所述第一ARM处理器之间通过FPC排线连接。