CN101651828A

CN101651828A - 基于dsp和fpga的雷达图像采集卡

Info

Publication number: CN101651828A
Application number: CN 200910072803
Authority: CN
Inventors: 李玉深; 魏宇; 郑志
Original assignee: SCIENCE PARK DEVELOPMENT Co Ltd OF HARBIN ENGINEERING UNIVERSITY
Current assignee: SCIENCE PARK DEVELOPMENT Co Ltd OF HARBIN ENGINEERING UNIVERSITY
Priority date: 2009-09-07
Filing date: 2009-09-07
Publication date: 2010-02-17
Anticipated expiration: 2029-09-07
Also published as: CN101651828B

Abstract

基于DSP和FPGA的雷达图像采集卡，属于雷达领域，本发明是为了解决现有的雷达采集卡将未经压缩的大量的图像直接传送给PC机，没有实现在板卡上的压缩，导致对传输总线实时传输性能的要求过高的问题。本发明的AD采样电路采集雷达VGA模拟信号，并转换成RGB三路数字信号，FPGA内部构建有RGB三路FIFO数据缓存器和控制器，所述RGB三路数字信号经对应的FIFO数据缓存器后，存入与之对应的从DSP挂接的外部存储器中，接到命令后，存于外部存储器中的RGB三路数字信号通过FPGA中的控制器依次传到主DSP的外部存储器中，并在主DSP中完成对雷达图像的压缩，再通过网络传送给上位机。

Description

基于DSP和FPGA的雷达图像采集卡

技术领域

本发明涉及一种基于DSP和FPGA的雷达图像采集卡，属于雷达领域。

背景技术

雷达图像采集卡(简称雷达采集卡)是船载航行数据记录仪的重要组成部分，是专用的雷达接口，用于采集船舶雷达显示器上实际显示的全部信息。这些信息包括任何距离圈或标志、方位标志、电子标绘符号、雷达图、选择的部分SENC(System Electronic Navigational Chart，系统电子导航图)或其他电子海图、航线计划、导航数据、航行警报和在显示器上可见的雷达状况据等。采集的信息通过一定的处理和传送，最后储存到数据保护容器中，如实地再现了采集时所显示的完整的雷达信息。

VDR雷达采集卡应采集的是雷达显示器视频缓存输出的VGA模拟信号，需要将模拟的雷达图像信号转换为数字的图像信号。另一方面，对于一幅刷新率为1280×1024的雷达图像而言，如果雷达采集卡每15秒采集一幅图像，连续存储最近12小时的数字图像信号数据量是1280×1024×3×4×60×12≈11.3Gbyte，这么大的数据量，必须进行压缩。目前，仅用于AD采集的雷达采集卡大多利用一款高速视频AD采集VGA模拟信号，采集到的数字信号暂存在外部存储器中，然后数据不经过压缩，就利用PCI或USB或网络传输到PC机。依靠PC机的强大处理能力，进行图像数据的压缩，压缩完的数据再存储到数据保护容器里。这种方案的最大优点是硬件结构比较简单，硬件开支较小，但是其主要的缺点是：首先，由于这么大的数据量，需要采用高性能的传输总线解决实时传输的问题；其次，使得PC机的任务加重。微视图像公司生产的V520高精度图像采集卡就属于这种方案。还没有实现在板卡上的压缩。

发明内容

本发明的目的是解决现有的雷达采集卡将未经压缩的大量的图像直接传送给PC机，没有实现在板卡上的压缩，导致对传输总线实时传输性能的要求过高的问题，提供了一种基于DSP和FPGA的雷达图像采集卡。

本发明包括AD采样电路、FPGA、主DSP、R路从DSP、G路从DSP、B路从DSP、主外部存储器、R路外部存储器、G路外部存储器和B路外部存储器，FPGA内部构建有R路FIFO数据缓存器、G路FIFO数据缓存器、B路FIFO数据缓存器和控制器，

AD采样电路将采集的VGA模拟信号转换成三路数字信号输出，AD采样电路的R路数字信号输出端与R路FIFO数据缓存器的输入端相连，R路FIFO数据缓存器的输出端与R路从DSP的输入端相连，R路从DSP的数据输入输出端与R路外部存储器的数据输入输出端相连，

AD采样电路的G路数字信号输出端与G路FIFO数据缓存器的输入端相连，G路FIFO数据缓存器的输出端与G路从DSP的输入端相连，G路从DSP的数据输入输出端与G路外部存储器的数据输入输出端相连，

AD采样电路的B路数字信号输出端与B路FIFO数据缓存器的输入端相连，B路FIFO数据缓存器的输出端与B路从DSP6的输入端相连，B路从DSP的数据输入输出端与B路外部存储器的数据输入输出端相连，

R路从DSP的I²C串行端口与AD采样电路的I²C串行端口相连，主DSP、R路从DSP、G路从DSP和B路从DSP通过控制器进行McBSP级联。

本发明的优点：大量的雷达图像在板卡上压缩后再传送给上位机，对传输总线的传输性能要求不高，实时性好，灵活性高，硬件结构简单。

附图说明

图1是本发明的原理图，图2是四个DSP的JTAG连接图，图3是两个DSP之间McBSP串行端口连接示意图，图4是四个DSP通过控制器实现McBSP级联的原理示意图，图5是以太网接口电路W5100与主DSP的连接图，图6是主DSP工作流程图，图7是R路从DSP工作流程图，图8是G路从DSP工作流程图，图9是B路从DSP工作流程图。

具体实施方式

具体实施方式一：下面结合图1至图4、图6至图9说明本实施方式，本实施方式包括AD采样电路1、FPGA2、主DSP3、R路从DSP4、G路从DSP5、B路从DSP6、主外部存储器31、R路外部存储器41、G路外部存储器51和B路外部存储器61，FPGA2内部构建有R路FIFO数据缓存器2-1、G路FIFO数据缓存器2-2、B路FIFO数据缓存器2-3和控制器2-4，

AD采样电路1将采集的VGA模拟信号转换成三路数字信号输出，AD采样电路1的R路数字信号输出端与R路FIFO数据缓存器2-1的输入端相连，R路FIFO数据缓存器2-1的输出端与R路从DSP4的输入端相连，R路从DSP4的数据输入输出端与R路外部存储器41的数据输入输出端相连，

AD采样电路1的G路数字信号输出端与G路FIFO数据缓存器2-2的输入端相连，G路FIFO数据缓存器2-2的输出端与G路从DSP5的输入端相连，G路从DSP5的数据输入输出端与G路外部存储器51的数据输入输出端相连，

AD采样电路1的B路数字信号输出端与B路FIFO数据缓存器2-3的输入端相连，B路FIFO数据缓存器2-3的输出端与B路从DSP6的输入端相连，B路从DSP6的数据输入输出端与B路外部存储器61的数据输入输出端相连，

R路从DSP4的I²C串行端口与AD采样电路1的I²C串行端口相连，主DSP3、R路从DSP4、G路从DSP5和B路从DSP6通过控制器2-4进行McBSP级联。

雷达图像采集卡采集的输入信号的是雷达显示器的视频缓存输出，即雷达图像的VGA模拟信号，该图像的分辨率应在640×350到1280×1024之间，刷新频率在60Hz到85Hz之间，并且至少每隔15秒采集一幅完整的雷达图像。AD采样电路1将VGA模拟信号转换为标准的VGA数字信号，分别是R路数字信号、G路数字信号和B路数字信号。由于采集的雷达图像是分辨率从640×350到1280×1024、刷新率在60Hz至85Hz之间的共18种不同类型的图像。所以，每采集一种类型的雷达图像，都需要重新配置AD采样电路1相关寄存器的值，RGB信号输出模式等参数都是由AD采样电路1内部的控制寄存器的值决定，由主DSP3发命令给R路从DSP4，通过I²C总线对这些寄存器进行设置和修改，实现对AD采样电路1的初始化。

AD采样电路1采用ADI公司的AD9888芯片。

根据IEC61996对雷达采集卡的要求，采集输入的是RGB色度信号，采集图像的最高分辨率达到1280×1024，刷新频率为85Hz。这时，图像实际的行总点数是1728，场总点数是1072，算出像素的时钟频率：1728×1072×85＝157.5Mhz。AD9888和THS8083能够满足这么高的采样频率。然而，由于TVP7002是TI公司刚推出来的最新的视频采样芯片THS8083的价格昂贵，使用率不普及，同时这方面的技术支持远没有AD公司做的全面和成熟。所以选择AD9888芯片。

主DSP3、R路从DSP4、G路从DSP5和B路从DSP6采用TI公司C6000系列的TMS320DM642，所述TMS320DM642以下简称为DM642。

DM642是一款针对多媒体处理领域的高速DSP处理器，基于C64x核心架构。它集成了丰富的外围设备和接口，最高主频达到了720MHz，并行处理指令的能力最大可达每个指令周期处理8条32位指令，因此最大指令处理速度为5760MIPS。

当输入图像的分辨率是1280×1024，刷新频率是85Hz时，其像素频率可达到157.5MHz，这也就是说明了R路数字信号、G路数字信号和B路数字信号的输出速率也是157.5M，每路的数字量是1.3MB。然而，对于TI公司的DSP而言，仅是TMS320C6000系列(简称C6000)的DSP含有100MHz对外围设备的增强直接存储器存取EDMA(去除冗余，实际应用中仅能达到75MHz左右)，因此本实施方式选择C6000系列的DSP来读取这三路数字信号。由于三路数字所要求的最高频率为157.5×3÷4＝118.125MHz，因此，选用三片C6000的DSP(主DSP3、R路从DSP4和G路从DSP5)，分别接收AD采样电路1输出的R路数字信号、G路数字信号和B路数字信号。在AD采样电路1后面，加入一款高速的FPGA2，在FPGA2里面构建三个并行的8位进32位出的FIFO(First In First Out，先进先出数据缓存器)，分别为R路FIFO数据缓存器2-1、G路FIFO数据缓存器2-2、B路FIFO数据缓存器2-3，然后再把这三路数字信号读取到与从DSP相对应的外部存储器中。

DM642具有2个独立的EMIF：EMIFA和EMIFB，EMIFA总线宽度为64bit，EMIFB总线宽度为16bit。

四个DSP同时硬件仿真调试，要求这些DM642的JTAG端口和14针的接头间以菊花链方式互连，如图2所示。扫描链数据信号从JTAG插座的TDI引脚输出，依次经过R路从DSP4、主DSP、G路从DSP5和B路从DSP6，最后从B路从DSP6的TDO引脚返回JTAG插座，形成一个串行的回路。由于需要驱动多片DM642，故为JTAG链路添加了驱动芯片245。TCK是时钟信号，DM642所接收的来自TDI引脚的数据在TCK的上升沿取样，驱动器输出分别驱动各个DM642的TCK信号。TMS、TEST分别为JTAG接口的状态控制信号和复位信号，经过驱动后输出。EMU是TI公司DSP的专用信号，DM642通过此引脚发出在线编程的信号，告诉主机可以开始对其在线调试和编程。EMU0、EMU1、TMS、TDI和TCK需要通过上拉电阻连接至VCC，以便当仿真器未连接时，可控制它们至一确定的值。

DM642有2个McBSP端口，图3是两片DM642进行McBSP数据通信的管脚连接图。为了达到最大的传输速度，DM642的McBSP发送数据部分必须作为时钟信号和帧同步信号的主控端。

主DSP3与哪一路从DSP进行通讯通过FPGA2中的控制器2-4来控制，主DSP3通过往控制器2-4里写0x01、0x02和0x03对应选择与R路从DSP4、G路从DSP5、B路从DSP6进行McBSP(双通道缓冲串行口)通讯，四个DSP的McBSP级联示意图如图4所示。

主外部存储器31、R路外部存储器41、G路外部存储器51和B路外部存储器61采用SDRAM。

在图像采集系统中，采集图像的最高分辨率可到1280x1024，而AD采样电路1的RGB三个通道的量化位数为8位，因此，我们存储一帧图像至少需要的存储器容量为：1280×1024×8×3＝31457280bit约31.5Mbit。SDRAM可以无缝的接入到DM642的EMIFA，EMIFA支持8\16\32\64bit的数据访问，SDRAM可以满足EMIFA的100M的输入时钟，SDRAM的成本低，速度和体积满足要求，操作方便。SDRAM的工作速度与系统总线速度是同步的，工作时钟周期最小可为5ns。SDRAM只在时钟的上升沿读取数据，是DRAM系列产品中控制最简单的。

工作原理：

AD采样电路1初始化后，采集雷达图像VGA模拟信号，并转成R路数字信号、G路数字信号和B路数字信号，R路数字信号存入R路FIFO数据缓存器2-1，G路数字信号存入G路FIFO数据缓存器2-2，B路数字信号存入B路FIFO数据缓存器2-3，当三个从DSP接到主DSP3的命令后，分别接收对应FIFO中的数据，即R路从DSP4接收R路FIFO数据缓存器2-1中的数据，G路从DSP5接收G路FIFO数据缓存器2-2中的数据，B路从DSP6接收B路FIFO数据缓存器2-3中的数据，然后三个从DSP将接收的数据分别存入与之相配套的外部存储器中。主DSP3发送命令给三个从DSP，分别接收它们的数据，存在主DSP3配套的主外部存储器31中，由主DSP3中完成对接收图像的压缩处理。

为了通讯的方便，四个DSP与上位机8之间确定了一个通讯协议。该协议总共有26个8bit的数据，起始位和结束位分别是：0x55和0xAA，选用这两个数据作为起始和终止是因为它们的或正好是0xFF，能正确接收到这两个数说明每一bit的数据线都正常。如果起始位和结束位有不正确的，从DSP将请求上位机8再一次发送协议，直到正确为止。中间的其它数据分别是：场总点数、行总点数、高度、宽度、垂直起始、水平起始(各占两字节)、阻抗、电流、相位、红色对比度、绿色对比度、蓝色对比度、红色亮度、绿色亮度、蓝色亮度、行同步、场同步、数据顺序和频率范围，这后面的四个数的范围是0到3，不与0xAA冲突。然后，主DSP利用FPGA2中的控制器2-4，通过写0x01、0x02和0x03对应选择与R路从DSP4、G路从DSP5和B路从DSP6进行McBSP通讯，把这26个8bit的协议再分别转送给B路从DSP4、G路从DSP5和R路从DSP6。之后，第二次利用控制器2-4选择与对应从DSP进行McBSP通讯，主DSP给R路从DSP4、G路从DSP5和B路从DSP6发送复位中断标志0x12，以等待接收FIFO的图像数据。然后，给R路从DSP4发送数据采集启动标志0x34，第三次利用控制器选择，接收R路从DSP4、G路从DSP5和B路从DSP6传输的R、G、B图像数据。图像数据经处理之后利用W5100传输至上位机8。

四个DSP的工作流程如图6至9所示。

R路从DSP4的初始化包括EMIF、McBSP0、CSL、GPIO，还需要设定AD9888的14个寄存器的固定值。然后接收从主DSP3传输过来的含有26个8bit的数据协议，从场总点数、行总点数、高度、宽度、垂直起始、水平起始(各占两字节)、阻抗、电流、相位、红色对比度、绿色对比度、蓝色对比度、红色亮度、绿色亮度、蓝色亮度、行同步、场同步、数据顺序和频率范围这组数据中，设定AD采样电路1某种类型图像的所需的12个寄存器的值，通过I²C配置这些寄存器。这时AD采样电路1就可以正常的采集该类型图像，采集到的数字图像信号就不断传输出AD采样电路1。R路从DSP4接收到复位标志0x12之后，R路FIFO数据缓存器2-1复位。复位之后，一旦接收到数据采集标志0x34。这时，只要R路FIFO数据缓存器2-1接收到了AD采样电路1发出的场同步信号，R路FIFO数据缓存器2-1就在像素时钟的上升沿，把AD采样电路1传输出的R路数字信号数据装入R路FIFO数据缓存器2-1。当R路FIFO数据缓存器2-1达到半满的时候(通过FPGA2编程设置半满的大小为2048字节)，R路FIFO数据缓存器2-1就给R路从DSP4一个中断信号，然后R路从DSP4把R路FIFO数据缓存器2-1存储的2048个数据通过R路从DSP4内置的EMDA传输到R路外部存储器41中，经过场总点数×行总点数/2048次传输就可以完成整幅图像的传输。最后，依据垂直起始、水平起始的值，去除掉采集图像中的消隐信号，提取暂存在R路外部存储器41中的一幅实际分辨率大小的图像信号，通过McBSP0通讯传输到主外部存储器31中。

其它两路工作流程不详细说明，参见图8和图9。

具体实施方式二：本实施方式与实施方式一的不同之处在于，它还包括主非易失性存储器32、R路非易失性存储器42、G路非易失性存储器52和B路非易失性存储器62，主DSP3的数据暂存输入输出端与主非易失性存储器32的数据暂存输入输出端相连，R路从DSP4的数据暂存输入输出端与R路非易失性存储器42的数据暂存输入输出端相连，，G路从DSP5的数据暂存输入输出端与G路非易失性存储器52的数据暂存输入输出端相连，B路从DSP6的数据暂存输入输出端与B路非易失性存储器62的数据暂存输入输出端相连，其它与实施方式一相同。

主非易失性存储器32、R路非易失性存储器42、G路非易失性存储器52和B路非易失性存储器62采用AMD公司的AM29LV160B闪存芯片。

由于DM642自身不能存储程序代码，所以对每一片DM642都需要外扩非易失性存储器。Flash(闪速存储器)是近些年发展起来的新型非易失性存储器，它具有掉电数据不丢失、快速的数据存取速度、电可擦除、容量大、在线可编程、价格低廉以及足够多的擦写次数(十万次)和较高的可靠性等诸多优点。

具体实施方式三：下面结合图5说明本实施方式，本实施方式与实施方式一或二的不同之处在于，它还包括以太网接口电路7，主DSP3的输入输出端与以太网接口电路7的第一输入输出端相连，以太网接口电路7的第二输入输出端与上位机8的输入输出端相连，其它与实施方式一或二相同。

以太网接口电路7采用WIZnet公司的W5100固件网络芯片。

对于一帧最高分辨率的雷达图像，不经过压缩，系统最大传输的数据量为1280×1024×8×3＝31457280bit，约31.5Mbit。WIZnet公司推出的固件网络芯片W5100，它集成了以太网物理层RTL8201CP核。与之前的网络芯片W3100A和W3150A+相比，具有更好的集成性，拥有更稳定、更优良的性能。W5100集TCP/IP协议栈、以太网MAC和PHY为一体，支持TCP、UDP、IPv4、ICMP、ARP、IGMP和PPPoE等网络协议。它提供多种总线，包括两种并行总线(直接总线接口和间接总线接口)，以及SPI串行总线等接口方式。内置16KByte发送/接收数据缓冲区，可快速进行数据交换，W5100支持且自动识别全双工或半双工的传输模式，最大通信速率可达25Mbps，实际工作速率是6Mbps左右，上述的一幅图像可在5秒多的时间传输至上位机8或数据保护容器。在图像采集卡中，利用该固件网络芯片W5100，可以很方便地与DM642进行无逢连接。W5100与DM642的连接图如图5所示。

Claims

1、基于DSP和FPGA的雷达图像采集卡，其特征在于，它包括AD采样电路(1)、FPGA(2)、主DSP(3)、R路从DSP(4)、G路从DSP(5)、B路从DSP(6)、主外部存储器(31)、R路外部存储器(41)、G路外部存储器(51)和B路外部存储器(61)，FPGA(2)内部构建有R路FIFO数据缓存器(2-1)、G路FIFO数据缓存器(2-2)、B路FIFO数据缓存器(2-3)和控制器(2-4)，

AD采样电路(1)将采集的VGA模拟信号转换成三路数字信号输出，AD采样电路(1)的R路数字信号输出端与R路FIFO数据缓存器(2-1)的输入端相连，R路FIFO数据缓存器(2-1)的输出端与R路从DSP(4)的输入端相连，R路从DSP(4)的数据输入输出端与R路外部存储器(41)的数据输入输出端相连，

AD采样电路(1)的G路数字信号输出端与G路FIFO数据缓存器(2-2)的输入端相连，G路FIFO数据缓存器(2-2)的输出端与G路从DSP(5)的输入端相连，G路从DSP(5)的数据输入输出端与G路外部存储器(51)的数据输入输出端相连，

AD采样电路(1)的B路数字信号输出端与B路FIFO数据缓存器(2-3)的输入端相连，B路FIFO数据缓存器(2-3)的输出端与B路从DSP(6)的输入端相连，B路从DSP(6)的数据输入输出端与B路外部存储器(61)的数据输入输出端相连，

R路从DSP(4)的I²C串行端口与AD采样电路(1)的I²C串行端口相连，主DSP(3)、R路从DSP(4)、G路从DSP(5)和B路从DSP(6)通过控制器(2-4)进行McBSP级联。

2、根据权利要求1所述的基于DSP和FPGA的雷达图像采集卡，其特征在于，它还包括主非易失性存储器(32)、R路非易失性存储器(42)、G路非易失性存储器(52)和B路非易失性存储器(62)，主DSP(3)的数据暂存输入输出端与主非易失性存储器(32)的数据暂存输入输出端相连，R路从DSP(4)的数据暂存输入输出端与R路非易失性存储器(42)的数据暂存输入输出端相连，G路从DSP(5)的数据暂存输入输出端与G路非易失性存储器(52)的数据暂存输入输出端相连，B路从DSP(6)的数据暂存输入输出端与B路非易失性存储器(62)的数据暂存输入输出端相连。

3、根据权利要求1或2所述的基于DSP和FPGA的雷达图像采集卡，其特征在于，它还包括以太网接口电路(7)，主DSP(3)的以太网数据输入输出端与以太网接口电路(7)的第一输入输出端相连。

4、根据权利要求1或2所述的基于DSP和FPGA的雷达图像采集卡，其特征在于，主DSP(3)、R路从DSP(4)、G路从DSP(5)和B路从DSP(6)的JTAG端口以菊花链方式互连。

5、根据权利要求3所述的基于DSP和FPGA的雷达图像采集卡，其特征在于，主DSP(3)、R路从DSP(4)、G路从DSP(5)和B路从DSP(6)的JTAG端口以菊花链方式互连。

6、根据权利要求5所述的基于DSP和FPGA的雷达图像采集卡，其特征在于，AD采样电路(1)采用ADI公司的AD9888芯片。

7、根据权利要求5所述的基于DSP和FPGA的雷达图像采集卡，其特征在于，主DSP(3)、R路从DSP(4)、G路从DSP(5)和B路从DSP(6)采用TI公司C6000系列的TMS320DM642。

8、根据权利要求5所述的基于DSP和FPGA的雷达图像采集卡，其特征在于，主外部存储器(31)、R路外部存储器(41)、G路外部存储器(51)和B路外部存储器(61)采用SDRAM。

9、根据权利要求5所述的基于DSP和FPGA的雷达图像采集卡，其特征在于，主非易失性存储器(32)、R路非易失性存储器(42)、G路非易失性存储器(52)和B路非易失性存储器(62)采用AMD公司的AM29LV160B闪存芯片。

10、根据权利要求5所述的基于DSP和FPGA的雷达图像采集卡，其特征在于，以太网接口电路(7)采用WIZnet公司的W5100固件网络芯片。