CN103327269B - 采用滚动输出模式的高速雷达视频显示处理方法 - Google Patents

Abstract

本发明涉及一种采用滚动输出模式的雷达视频输出显示处理方法。随着雷达重频和显示器显示分辨率的提高，当前VRAM的速度已经不能满足雷达视频的实时刷新要求了。本发明提出一种采用滚动输出模式的视频输出处理方法。其实现过程为：FPGA处理数据用的缓存采用具有高速读写特征的SRAM，首先针对每个雷达视频窗口设计两个FIFO存储器，每个存储器容量不小于1行视频的数据的容量；然后把处理完成的雷达视频根据SRAM可读时间片读出，分别写入两个FIFO；最后按照行扫速率从两个FIFO中读出雷达视频数据，与二次视频叠加后串行输出到显示器显示。通过实验验证，该方法在保证高数据率和高分辨率的前提下，实现了显示画面流畅实时刷新。

Description

采用滚动输出模式的高速雷达视频显示处理方法

技术领域

本发明是一种采用滚动输出的模式的高速雷达视频显示处理方法，属于雷达视频显示处理方面的技术。

背景技术

随着雷达重频的提高和高分辨率显示器普及应用，对雷达视频显示处理速度提出了更高的要求，尤其是高速雷达视频的存取问题。在雷达重频小于2kHz，显示分辨率小于1280×1024时可以采用VRAM（视频处理RAM）完成雷达视频的处理。但是当雷达重频超过2kHz甚至达到14kHz时，VRAM的存取速度已经无法满足要求。

当前有一篇论文“基于FPGA的高清视频分割技术的研究”，其中提出采用视频分割及写FIFO缓存控制模块方法实现降低输出频率的方法。其方法是通过分割视频方式和双FIFO方法降低电视视频数据输出的频率，分割后显示区域每个均需要一个显示器显示。本文是通过采用每个视口双FIFO，针对不同显示的需要在显示区域内任意位置开辟任意大小的多个视口，最终把多个视口的雷达视频对接融合并与二次视频叠加根据显示器的分辨率通过一个显示器或两个显示器输出。

如果不采用新技术显示出来的雷达视频画面是断行的画面。本发明提出以SRAM和FIFO存储器为硬件平台采用滚动输出模式的高速雷达视频显示处理方法，实现高数据率、大分辨率雷达视频稳定显示效果。该技术使高重频率雷达的大分辨率流畅显示成为现实。

发明内容

本发明的目的在于，在雷达重频和雷达视频显示分辨率均大幅提高的情况下，提供一种保证雷达视频画面流畅稳定显示的雷达视频显示处理方法。

由于雷达重频和视频显示区分辨率的提高，使用于FPGA处理的SRAM的可读时间片变小，且其可读时机无法满足向显示器输入视频数据的需求。针对显示器需要以行为单位固定频率的输入视频数据。而SRAM中的数据是由FPGA实时处理的结果。需要按照本模块处理完一定的数据量后确定读取时间片。针对高重频雷达需要以高分辨率显示雷达视频，在SRAM中为数据输出留取的时间片更少频率更高，无法与行输出速率同步。如果采用现有的技术，会出现雷达视频断行显示，更无法保证流畅显示。为了既能满足按照FPGA处理周期控制SRAM的读写周期。又能满足显示输出要求的以行为单位，以行扫描频率为节奏的串行数据输出的要求。这里采用滚动输出的方法实现高速雷达视频的输出。该方法不仅能保证雷达视频画面的流畅、清晰，并且可以提高画面变化的实时显示。

实现本发明的技术方案为：针对每个雷达视频显示窗口设计两个FIFO存储器，每个存储器容量不小于1行视频数据的容量。输入时按照FPGA处理重频脉冲、扫描转换和多通道雷达视频叠加等任务的时序，选择SRAM的可读时间片把处理完成的雷达视频以字段为单位从SRAM中读出，交替写入当前雷达视口中对应的读写标志为可写的FIFO存储器中。

输出时按照行扫速率分别从两个FIFO存储器中以行为单位读出（如果是多个相关雷达视频显示窗口需要读取多个窗口的FIFO存储器，并按行对接），然后与二次视频叠加后串行输出到显示器显示。

FIFO存储器的读写时序流程图如图1所示。

针对高速数据读写不能同步，且彼此没有冗余时间，但是必须保证数据实时流畅输出问题，可以采用滚动输出的方法解决该问题。

下面结合附图对本发明作进一步详细描述。

附图说明

图1是采用滚动输出法的高速雷达视频输出时序图。

图2为雷达视频滚动输出工作原理图。

图3为雷达视口视频行在显示器中显示位置示意图。由a1视频行与b1视频行组成A1雷达视频行，再由A1视频行与对应的二次视频行叠加形成综合视频输出到显示器。由an视频行与c1视频行组成An雷达视频行，再由An视频行与对应的二次视频行叠加形成综合视频输出到显示器。

具体实施方式

本发明是采用滚动输出模式的高速雷达视频显示处理方法实现的具体实施步骤为：

①采用具有高速读写特征的SRAM作为雷达视频的处理缓存；

②针对每个雷达视频显示窗口设计两个FIFO，每个的容量不小于存储1行雷达视频；

③以数据段为单位，按照FPGA处理雷达视频的时序，在可读状态时读取SRAM中指定区域雷达视频数据；

④根据读写标志把该行视频数据写入对应的FIFO中，并把该写标志设置为可读；

⑤同时按照行扫描速率分别从每个视口的两个FIFO中以串型方式滚动读取雷达视频数据；

⑥与二次视频的该行视频按照透明模式或覆盖模式叠加，输出叠加了二次视频的综合视频到显示器；

⑦循环③、④、⑤和⑥项，完成SRAM中雷达视频的滚动输出，并形成流畅的视频画面。

该技术测试环境为雷达重频采用15kHz，两个PPI显示区，像素比为1200×1200；两个A显显示区，像素比为390×380；四个B显显示区像素比为390×380。视频通道采用四个通道，雷达视频叠加方式分别采用一个通道、两个通道、三个通道和四个通道叠加显示。通过试验验证，该方法在保证原系统可靠性和实时性的前提下，实现了雷达显示画面的流畅显示与实时更新。

采用滚动输出模式的高速雷达视频显示方法在保证系统可靠性的情况下，可以实现高重频、多通道、双屏和高分辨率雷达视频与二次视频稳定叠加显示，且显示效果流畅。经过长时间拷机验证系统稳定可靠。

Claims (5)

1.一种采用滚动输出模式实现雷达视频显示处理方法，其特征在于，包括如下步骤：

1)采用具有高速读写特征的SRAM作为雷达视频的处理缓存；

2)针对每个雷达视频显示视口设计两个FIFO，每个FIFO的容量不小于存储1行雷达视频数据；

3)针对每一个雷达视频显示视口，以FPGA处理雷达视频的时序选择SRAM可读时间片把雷达视频数据滚动写入两个FIFO中；

4)以显示器视频行输出频率，根据某个视口对应的FIFO读写标志分别读取视频行输出雷达视频数据；

5)把读取的各个相关视口对应行雷达视频数据，对接组合形成完整的雷达视频行；

6)与二次视频的对应行视频数据叠加，输出叠加后的综合视频到显示器；

7)循环3)、4)、5)和6)步完成综合视频的输出到显示器，并形成流畅的视频画面。

2.一种根据权利要求1所述的采用滚动输出模式实现雷达视频显示处理方法，其特征在于，所述步骤3)包括如下步骤：

3-1)判断当前视口配置的两个FIFO中的读写标志，选择其中可写的FIFO；

3-2)根据FPGA的时序，选择SRAM为可读的时间片，读取雷达视频数据，并写入对应的FIFO中，本视口中当前行雷达视频数据输出完毕后把该FIFO置为可读；

3-3)检测第二个FIFO是否为可写状态，如果为可写，据FPGA的时序，选择SRAM可写时间片，把当前的视频数据输出到该FIFO中，本视口中当前行雷达视频数据输出完毕后把该FIFO置为可读；

3-4)如果为不可写，等待该FIFO为可写，然后执行3-3)步骤。

3.一种根据权利要求2所述的采用滚动输出模式实现雷达视频显示处理方法，其特征在于，所述步骤3-2)包括如下特点：输入时按照FPGA处理重频脉冲、扫描转换和多通道雷达视频叠加的任务的时序进行，当存储该处理结果的SRAM区域为的可读时，把处理完成的雷达视频以字段为单位从SRAM中读出，其中每次读出不一定能够读取完整的一行雷达视频数据，然后写入当前雷达视口中对应的读写标志为可写的FIFO存储器中。

4.一种根据权利要求2所述的采用滚动输出模式实现雷达视频显示处理方法，其特征在于，所述步骤3-2)包括如下特征：从SRAM中读出并写入FIFO中的数据，该操作往往需要一次以上才能完成该视口中完整的一行雷达视频数据的输出，且该操作的时间间隔并不均匀。

5.一种根据权利要求2所述的采用滚动输出模式实现雷达视频显示处理方法，其特征在于，所述步骤3-3)包括如下特征：其中每次从FIFO中读出一定是完整的一行雷达视频数据，并且每次读取的时间间隔是均匀的。