CN202205442U - 多画面液晶显示控制电路 - Google Patents
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Abstract
本实用新型涉及多画面分割器，具体是一种多画面液晶显示控制电路。本实用新型解决了现有多画面分割器难以满足高分辨率液晶显示器的需求的问题。多画面液晶显示控制电路包括视频ADC芯片组、FPGA芯片组、SDRAM芯片组、以及ARM芯片；所述视频ADC芯片组包括第一视频ADC芯片、第二视频ADC芯片、第三视频ADC芯片、以及第四视频ADC芯片；所述FPGA芯片组包括第一FPGA芯片、第二FPGA芯片、以及第三FPGA芯片。本实用新型有效解决了现有多画面分割器难以满足高分辨率液晶显示器的需求的问题，适用于军用指挥系统中在一台高分辨率显示器上同时显示多路主机内容。
Description
技术领域
本实用新型涉及多画面分割器，具体是一种多画面液晶显示控制电路。
背景技术
多画面分割器主要用于实现在一台显示器上同时显示多路主机输出的画面。现有多画面分割器由于自身结构所限，难以满足高分辨率液晶显示器的需求（其输出分辨率仅为1920×1200，而多画面分割处理后高分辨率液晶显示器输出的信号分辨率一般为2560×1600），由此便会导致显示画面发生失真，影响画面输出质量。基于此，有必要发明一种新型多画面分割器，以解决现有多画面分割器难以满足高分辨率液晶显示器的需求的问题。
发明内容
本实用新型为了解决现有多画面分割器难以满足高分辨率液晶显示器的需求的问题，提供了一种多画面液晶显示控制电路。
本实用新型是采用如下技术方案实现的：多画面液晶显示控制电路，包括视频ADC芯片组、FPGA芯片组、SDRAM芯片组、以及ARM芯片；所述视频ADC芯片组包括第一视频ADC芯片、第二视频ADC芯片、第三视频ADC芯片、以及第四视频ADC芯片；所述FPGA芯片组包括第一FPGA芯片、第二FPGA芯片、以及第三FPGA芯片；所述SDRAM芯片组包括第一SDRAM芯片、第二SDRAM芯片、第三SDRAM芯片、第四SDRAM芯片、第五SDRAM芯片、以及第六SDRAM芯片；其中，第一视频ADC芯片的输出端和第二视频ADC芯片的输出端均与第一FPGA芯片的输入端相连；第三视频ADC芯片的输出端和第四视频ADC芯片的输出端均与第二FPGA芯片的输入端相连；第一FPGA芯片的输出端和第二FPGA芯片的输出端均与第三FPGA芯片的输入端相连；第三FPGA芯片的输出端连接有DVI发送芯片；第一SDRAM芯片和第二SDRAM芯片均与第一视频ADC芯片的数据端相连；第三SDRAM芯片和第四SDRAM芯片均与第二视频ADC芯片的数据端相连；第五SDRAM芯片和第六SDRAM芯片均与第三视频ADC芯片的数据端相连；第一视频ADC芯片的控制端、第二视频ADC芯片的控制端、第三视频ADC芯片的控制端、第四视频ADC芯片的控制端均通过I2C总线与ARM芯片的输出端相连；第一FPGA芯片的控制端、第二FPGA芯片的控制端、第三FPGA芯片的控制端均通过I2C总线与ARM芯片的输出端相连；ARM芯片的输入端分别连接有网络控制芯片和串口转换芯片。所述I2C总线、视频ADC芯片、FPGA芯片、SDRAM芯片、DVI发送芯片、ARM芯片、网络控制芯片、串口转换芯片均为现有公知产品，可由市面购得。
工作时，第一视频ADC芯片的输入端、第二视频ADC芯片的输入端、第三视频ADC芯片的输入端、第四视频ADC芯片的输入端分别连接四台主机的信号输出端，DVI发送芯片的输出端连接一台液晶显示器。具体工作时，来自四台主机的四路模拟VGA信号分别经由第一视频ADC芯片、第二视频ADC芯片、第三视频ADC芯片、第四视频ADC芯片转换成四路数字视频信号。而后，来自第一视频ADC芯片和第二视频ADC芯片的两路数字视频信号共同输入第一FPGA芯片，并由第一FPGA芯片进行合并转换后存储到第一SDRAM芯片和第二SDRAM芯片。来自第三视频ADC芯片和第四视频ADC芯片的两路数字视频信号共同输入第二FPGA芯片，并由第二FPGA芯片进行合并转换后存储到第三SDRAM芯片和第四SDRAM芯片。而后，来自第一FPGA芯片和第二FPGA芯片的两路经过合并的数字视频信号共同输入第三FPGA芯片，并由第三FPGA芯片进行再次合并转换成DVI信号，DVI信号通过DVI发送芯片输入液晶显示器，实现在一台显示器上同时显示四路主机输出的画面，与此同时DVI信号存储到第五SDRAM芯片和第六SDRAM芯片。在上述过程中，ARM芯片通过网络控制芯片或串口转换芯片接收外部命令，并根据外部命令设置输出信号的格式，进而设置液晶显示器的显示模式。同时ARM芯片通过I2C总线向视频ADC芯片组和FPGA芯片组发出指令，对视频ADC芯片组和FPGA芯片组的信号转换过程进行指挥，视频ADC芯片组和FPGA芯片组可根据接收到的指令选择任意一路或多路模拟VGA信号显示到液晶显示器上，并基于相关控制软件对模拟VGA信号进行缩放处理，进而对液晶显示器输出的画面分辨率进行控制，由此防止了显示画面发生失真，保证了画面的输出质量。基于上述过程，与现有多画面分割器相比，本实用新型所述的多画面液晶显示控制电路基于视频ADC芯片组、FPGA芯片组、ARM芯片共同实现了在一台显示器上同时显示多路主机输出的画面，保证了其完全能够满足高分辨率液晶显示器的需求，实验表明，其最高能够满足分辨率高达2560×1600的高分辨率液晶显示器的需求。
本实用新型基于视频ADC芯片组、FPGA芯片组、ARM芯片共同实现了在一台显示器上同时显示多路主机输出的画面，其有效解决了现有多画面分割器难以满足高分辨率液晶显示器的需求的问题，适用于军用指挥系统中在一台高分辨率显示器上同时显示多路主机内容。
附图说明
图1是本实用新型的结构示意图。
具体实施方式
多画面液晶显示控制电路，包括视频ADC芯片组、FPGA芯片组、SDRAM芯片组、以及ARM芯片；
所述视频ADC芯片组包括第一视频ADC芯片、第二视频ADC芯片、第三视频ADC芯片、以及第四视频ADC芯片；所述FPGA芯片组包括第一FPGA芯片、第二FPGA芯片、以及第三FPGA芯片；所述SDRAM芯片组包括第一SDRAM芯片、第二SDRAM芯片、第三SDRAM芯片、第四SDRAM芯片、第五SDRAM芯片、以及第六SDRAM芯片；
其中，第一视频ADC芯片的输出端和第二视频ADC芯片的输出端均与第一FPGA芯片的输入端相连；第三视频ADC芯片的输出端和第四视频ADC芯片的输出端均与第二FPGA芯片的输入端相连；第一FPGA芯片的输出端和第二FPGA芯片的输出端均与第三FPGA芯片的输入端相连；第三FPGA芯片的输出端连接有DVI发送芯片；第一SDRAM芯片和第二SDRAM芯片均与第一视频ADC芯片的数据端相连；第三SDRAM芯片和第四SDRAM芯片均与第二视频ADC芯片的数据端相连；第五SDRAM芯片和第六SDRAM芯片均与第三视频ADC芯片的数据端相连；第一视频ADC芯片的控制端、第二视频ADC芯片的控制端、第三视频ADC芯片的控制端、第四视频ADC芯片的控制端均通过I2C总线与ARM芯片的输出端相连；第一FPGA芯片的控制端、第二FPGA芯片的控制端、第三FPGA芯片的控制端均通过I2C总线与ARM芯片的输出端相连；ARM芯片的输入端分别连接有网络控制芯片和串口转换芯片；
具体实施时，ARM芯片采用32位ARM芯片。第三FPGA芯片通过锁相环重新配置，可以驱动任意标准分辨率的液晶显示器，最高分辨率支持可达2560×1600。
Claims (1)
1.一种多画面液晶显示控制电路，其特征在于：包括视频ADC芯片组、FPGA芯片组、SDRAM芯片组、以及ARM芯片；
所述视频ADC芯片组包括第一视频ADC芯片、第二视频ADC芯片、第三视频ADC芯片、以及第四视频ADC芯片；所述FPGA芯片组包括第一FPGA芯片、第二FPGA芯片、以及第三FPGA芯片；所述SDRAM芯片组包括第一SDRAM芯片、第二SDRAM芯片、第三SDRAM芯片、第四SDRAM芯片、第五SDRAM芯片、以及第六SDRAM芯片；
其中，第一视频ADC芯片的输出端和第二视频ADC芯片的输出端均与第一FPGA芯片的输入端相连；第三视频ADC芯片的输出端和第四视频ADC芯片的输出端均与第二FPGA芯片的输入端相连；第一FPGA芯片的输出端和第二FPGA芯片的输出端均与第三FPGA芯片的输入端相连；第三FPGA芯片的输出端连接有DVI发送芯片；第一SDRAM芯片和第二SDRAM芯片均与第一视频ADC芯片的数据端相连；第三SDRAM芯片和第四SDRAM芯片均与第二视频ADC芯片的数据端相连；第五SDRAM芯片和第六SDRAM芯片均与第三视频ADC芯片的数据端相连；第一视频ADC芯片的控制端、第二视频ADC芯片的控制端、第三视频ADC芯片的控制端、第四视频ADC芯片的控制端均通过I2C总线与ARM芯片的输出端相连；第一FPGA芯片的控制端、第二FPGA芯片的控制端、第三FPGA芯片的控制端均通过I2C总线与ARM芯片的输出端相连；ARM芯片的输入端分别连接有网络控制芯片和串口转换芯片。
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|---|---|---|---|---|
| CN103345909A (zh) * | 2013-07-24 | 2013-10-09 | 南车株洲电力机车研究所有限公司 | 一种列车显示屏的通信控制方法及装置 |
| CN104461428A (zh) * | 2014-12-04 | 2015-03-25 | 四川川大智胜软件股份有限公司 | 多通道dvi图像融合校正控制主机 |
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