CN105719616B - 一种竖屏驱动系统及竖屏驱动方法 - Google Patents

Abstract

本发明提供一种竖屏驱动系统，包括依次连接的行场同步生成模块、存储器控制模块、视频输出模块，还包括分别与存储器控制模块、视频输出模块连接的竖屏时序生成模块；存储器控制模块与存储器连接；视频输出模块与竖屏显示器连接。本发明还提供一种竖屏驱动方法，根据输入视频信号的行场同步信号对该视频信号进行存储或经旋转后存储，再根据竖屏显示器的行场同步信号相应地以旋转方式读取数据或直接读取数据，并将数据转换成符合竖屏显示器的格式并驱动竖屏显示器。本发明不改变传统广电监视器的构架，实现视频90°旋转但不增加硬件部件，并且保留了系统稳定、结构简单、功耗较低等特点，灵活性好、数据处理速度快，具有很好的扩展性。

Description

一种竖屏驱动系统及竖屏驱动方法

技术领域

本发明涉及一种竖屏驱动系统及竖屏驱动方法，尤其涉及一种用于广播电视行业的监视器的基于FPGA视频图像旋转驱动竖屏的系统及方法。

背景技术

在广播电视行业，监视器的应用覆盖了从拍摄到播出整个节目制作的环节，由于广播电视行业的特殊性，其对监视器的要求非常严苛，需要色彩还原准确、可视角度高、亮度高等,而这些特点也决定了广电监视器对于显示屏的要求特别高，目前行业内的小尺寸显示屏基本被国外大公司垄断，而且价格很高，很大程度上制约了国内小尺寸广电监视器的发展。近年来随着大尺寸手机、平板电脑的普及，市面上出现了很多性价比很高的小尺寸显示屏，但受其用途的限制，这些显示屏都是竖屏，和广电行业通用的视频格式和视频处理芯片不兼容。如果要采用这些竖屏显示屏作为广电行业的显示屏，必须把视频进行90°旋转才能匹配。如果使用市面上流行的安卓芯片来实现视频的90°旋转，又不能满足广电行业的小尺寸监视器要求视频信号的不失真、稳定性高、开关机反应迅速、低功耗等要求。

随着视频高清技术的发展，广电监视器对视频数据存储和传输都提出了很高的要求，现有技术中有一些使用传统的FPGA+SRAM来实现视频旋转的技术方案，在专利名称为“画面可旋转摄像机的设计方法”、申请号为201010607632.6，专利名称为“一种视频旋转方法”、申请号为201210320566.3，专利名称为“一种单通道缓存视频旋转装置”、申请号为201420240311.0等专利文献中都记载了类似的技术方案，但这种方案通常只能用来处理低速率的视频，如标清视频，如果用来实现高清视频的旋转，必须要选用价格昂贵的高性能高容量的SRAM，不适于大规模推广应用。对此，有必要提出一种解决办法。

发明内容

为解决现有技术存在的问题，本发明提供一种竖屏驱动系统，本发明不改变传统广电监视器的构架，实现视频旋转，不增加硬件部件，并且保留了系统稳定、结构简单、功耗较低等特点，灵活性好、数据处理速度快。

本发明所提供的竖屏驱动系统，包括依次连接的行场同步生成模块、存储器控制模块、视频输出模块，还包括分别与所述存储器控制模块、视频输出模块连接的竖屏时序生成模块；所述存储器控制模块与存储器连接；所述视频输出模块与竖屏显示器连接；

所述行场同步生成模块用于根据输入的视频信号生成有效图像区间的行场同步信号；所述竖屏时序生成模块根据竖屏显示器的物理时序，生成符合后端竖屏显示器的行场同步信号和视频有效信号；

所述存储器控制模块用于实现视频信号在存储器中的读写控制；根据所述行场同步生成模块生成的行场同步信号将视频信号直接存入或旋转后存入存储器；如果视频信号直接存入存储器，则所述存储器控制模块根据所述竖屏时序生成模块生成的行场同步信号将存储器中的视频数据读出并旋转后输出至所述视频输出模块，否则将存储器中的视频数据读出后直接输出至所述视频输出模块；

所述视频输出模块用于将所述存储器控制模块输出的视频数据、所述竖屏时序生成模块生成的行场同步信号、视频有效信号转换成符合竖屏显示器要求的格式并驱动竖屏显示器，实现视频数据在竖屏显示器上的显示。

存储器控制模块对存储器的读写操作交替进行，在存入一帧数据之后，开始读取存储器中的数据，同时向存储器写第二帧数据，依次轮流操作产生源源不断的视频数据输出。

为保证视频信号不失真，视频信号通常采用RGB格式，如果输入的视频信号非RGB格式，可在存储前，将视频信号转换成RGB格式，或者在将视频数据从存储器中读出时，将该数据格式转换成RGB格式。不同的竖屏显示器可接收的数据格式也可能存在差异，在驱动竖屏显示器显示时，需要将相关数据转换成符合竖屏显示器要求的格式，如支持LVDS信号格式的竖屏显示器，视频输出模块将视频信号、所述竖屏时序生成模块生成的行场同步信号、视频有效信号转换成LVDS信号驱动竖屏显示器。

由于输入的视频信号的分辨率与竖屏显示器的分辨率可能存在不同，需要根据竖屏显示器的分辨率进行缩放处理，由所述行场同步生成模块根据后端竖屏显示器的分辨率对输入的视频信号进行缩放，即后端竖屏分辨率为N×M，将视频信号按照分辨率M×N进行缩放。

所述存储器控制模块包括读模块和写模块；

可以先对视频信号进行旋转，将旋转后的视频数据存入存储器，此时，所述写模块根据所述行场同步生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写列地址，纵坐标作为存储器的写行地址，实现视频信号旋转后存入存储器；所述读模块根据所述竖屏时序生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的读行地址，纵坐标作为存储器的读列地址，顺序读取存储器内的视频数据，并将该视频数据输出至所述视频输出模块。

还可以在存储时不对视频信号进行旋转处理，而是在从存储器中读取数据时进行旋转，此时，所述写模块根据所述行场同步生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写行地址，纵坐标作为存储器的写列地址，将视频信号直接存入存储器；所述读模块根据所述竖屏时序生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的读列地址，纵坐标作为存储器的读行地址，顺序读取存储器内的视频数据，实现视频数据的旋转，并将旋转后的视频数据输出至所述视频输出模块。

优选地，所述写模块根据存储器的突发长度确定每次存入存储器的数据量，以该数据量为基数，将输入的视频信号在缓冲存储区RAM1、RAM2之间进行乒乓操作；即对RAM1进行写操作时，读取RAM2中上一存储周期存入的数据，再根据所述行场同步生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写列地址，纵坐标作为存储器的写行地址，将从RAM2中读出的数据存入存储器；对RAM2进行写操作时，读取RAM1中上一存储周期存入的数据，再根据所述行场同步生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写列地址，纵坐标作为存储器的写行地址，将从RAM1中读出的数据存入存储器；所述读模块将从存储器中读出的数据先送入异步FIFO中进行缓存，通过异步FIFO将数据输出至所述视频输出模块。

本发明还提供一种竖屏驱动方法，包括以下步骤：

(1)根据输入的视频信号生成有效图像区间的行场同步信号；

(2)根据步骤(1)中生成的行场同步信号将输入的视频信号直接存入或旋转后存入存储器；

(3)根据竖屏显示器的物理时序生成符合后端竖屏显示器的行场同步信号和视频有效信号；

(4)如果步骤(2)中的视频信号直接存入存储器，则根据步骤(3)中生成的行场同步信号读取存储器中的视频数据并进行旋转；否则，根据据步骤(3)中生成的行场同步信号直接读取存储器中的视频数据；

(5)将步骤(4)中读取的数据，以及步骤(3)中生成的行场同步信号、视频有效信号转换成符合竖屏显示器要求的格式以驱动竖屏显示器，实现视频数据在竖屏显示器上的显示。

由于输入的视频信号的分辨率与竖屏显示器的分辨率可能存在不同，需要根据竖屏显示器的分辨率进行缩放处理，在所述步骤(2)之前，还包括对输入的视频信号的缩放，即后端竖屏显示器分辨率为N×M，将输入的视频信号按照分辨率M×N进行缩放。

优选地，所述步骤(2)具体为：根据步骤(1)中生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写列地址，纵坐标作为存储器的写行地址，实现输入的视频信号旋转后存入存储器；所述步骤(4)具体为：根据步骤(3)中生成的行场同步信号生成横纵坐标，将横坐标作为存储器的读行地址，纵坐标作为存储器的读列地址，顺序读取存储器内的视频数据。

优选地，所述步骤(2)具体为：根据步骤(1)中生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写行地址，纵坐标作为存储器的写列地址，将输入的视频信号存入存储器；所述步骤(4)具体为：根据步骤(3)中生成的行场同步信号生成横纵坐标，将横坐标作为存储器的读列地址，纵坐标作为存储器的读行地址，顺序读取存储器内的视频数据，实现视频数据的旋转。

优选地，所述步骤(2)进一步为：首先生成两个缓冲存储区RAM1、RAM2，根据存储器的突发长度确定每次存入存储器的数据量，以该数据量为基数，将输入的视频信号在RAM1、RAM2之间进行乒乓操作；即对RAM1进行写操作时，读取RAM2中上一存储周期存入的数据，再根据步骤(1)中生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写列地址，纵坐标作为存储器的写行地址，将从RAM2中读出的数据存入存储器；对RAM2进行写操作时，读取RAM1中上一存储周期存入的数据；再根据步骤(1)中生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写列地址，纵坐标作为存储器的写行地址，将从RAM1中读出的数据存入存储器；所述步骤(4)进一步包括：从存储器中读出的数据送入异步FIFO中进行缓存。

本发明不改变传统广电监视器的构架，实现视频90°旋转但不增加硬件部件，并且保留了系统稳定、结构简单、功耗较低等特点，灵活性好、数据处理速度快，由于FPGA独有的架构，使其具有强大的并行数据处理能力，可以很好地适应各种高速视频信号，只要修改部分参数就可以实现对任意制式视频的顺时针90°旋转，具有很好的扩展性。同时使用价格便宜的DDR3 SDRAM作为外部存储器来取代传统的SRAM，大大的降低了成本。最后，本发明有助于减少广电行业监视器的生产成本，打破国外公司的技术垄断。

附图说明

图1为本发明所述竖屏驱动系统框图；

图2为本发明存储器控制模块的一种实施方式；

图3为本发明存储器控制模块的另一种实施方式。

具体实施方式

如图1所示，本发明所提供的竖屏驱动系统，包括依次连接的行场同步生成模块、存储器控制模块、视频输出模块，还包括竖屏时序生成模块，该竖屏时序生成模块分别分别与存储器控制模块、视频输出模块连接；存储器控制模块还与存储器连接；视频输出模块还与竖屏显示器连接。

本发明实施时，可使用FPGA芯片，存储器可采用DDR3 SDRM。

行场同步生成模块根据输入的视频信号生成有效图像区间的行场同步信号；如果输入的视频信号与竖屏显示器的分辨率不匹配，行场同步生成模块还对视频信号进行缩放处理；假设竖屏显示器的分辨率为N×M，行场同步生成模块将视频信号按照分辨率M×N进行缩放；利用FPGA芯片的IP核，将输入的视频信号的分辨率输入给IP核，同时将缩放后的视频信号的分辨率设置成M×N，即可实现缩放；通过IP核还可以提取缩放后的视频信号的行场同步信号。必要时，还可由行场同步生成模块将视频信号格式转换成RGB格式。

竖屏时序生成模块根据竖屏显示器的物理时序，生成符合后端竖屏显示器的行场同步信号和视频有效信号。

存储器控制模块用于实现视频信号在存储器中的读写控制；根据行场同步生成模块生成的行场同步信号将视频信号直接存入或旋转后存入存储器；如果视频信号直接存入存储器，则存储器控制模块根据竖屏时序生成模块生成的行场同步信号将存储器中的视频数据读出并旋转后输出至所述视频输出模块，否则将存储器中的视频数据读出后直接输出至视频输出模块。存储器控制模块对存储器的读写操作交替进行，在写完一帧数据之后，开始读取存储器中的数据，同时向存储器写第二帧数据，依次轮流操作产生源源不断的视频数据输出。

视频输出模块用于将存储器控制模块输出的视频数据、竖屏时序生成模块生成的行场同步信号、视频有效信号转换成符合竖屏显示器要求的格式并驱动竖屏显示器，实现视频数据在竖屏显示器上的显示。以竖屏显示器接收LVDS信号为例，视频输出模块将将存储器控制模块输出的视频数据、竖屏时序生成模块生成的行场同步信号、视频有效信号转换成LVDS信号去驱动竖屏显示器。关于视频输出模块的具体实现方式，主流的FPGA芯片厂商提供了详细的解决方案(LVDS7:1 Serializer)，如xilinx公司的xapp486文档、Lattice公司的UG37文档等。

存储器控制模块包括读模块和写模块。通过读写操作实现视频数据的旋转。如图2和图3所示，旋转操作既可以在对存储器进行写操作时实现，也可以在对存储器进行读操作时实现。

存储器控制模块可由FPGA芯片的IP核生成，用户只需控制读写接口即可。以数据位为16位，使用的时钟为800M的DDR3 SDRM为例，该存储器的数据吞吐极限效率是：800M(数据时钟)×16(数据位宽)×2(双沿触发)＝25.6G；而一般的高清视频为2200(行数据的个数)×1125(数据的列数)×60(视频的帧率)×30＝4.445G，DDR3 SDRAM控制模块需要一读一写，数据的吞吐率为8.91G，远远小于DDR3 SDRAM的极限吞吐率25.6G，完全可以满足设计需求。假设输入的视频图像的分辨率为1920×1080，目标的视频图像分辨率为1080×1920。

如图2所示，旋转可在写操作时实现：写模块根据行场同步生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写列地址，纵坐标作为存储器的写行地址，即可实现视频信号旋转后存入存储器；相应地，读模块根据竖屏时序生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的读行地址，纵坐标作为存储器的读列地址，顺序读取存储器内的视频数据，并将该视频数据输出至视频输出模块。

如果仅仅利用FPGA芯片的IP核去生成存储器控制模块，由于IP核的处理能力以及DDR3 SDRAM的读写效率，可能会出现总线忙，因此，写模块可根据存储器的突发长度确定每次存入存储器的数据量，以该数据量为基数，将输入的视频信号在缓冲存储区RAM1、RAM2之间进行乒乓操作；即对RAM1进行写操作时，读取RAM2中上一存储周期存入的数据，再根据行场同步生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写列地址，纵坐标作为存储器的写行地址，将从RAM2中读出的数据存入存储器；对RAM2进行写操作时，读取RAM1中上一存储周期存入的数据，再根据行场同步生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写列地址，纵坐标作为存储器的写行地址，将从RAM1中读出的数据存入存储器；读模块也可先将从存储器中读出的数据送入异步FIFO中进行缓存，通过异步FIFO将数据输出至视频输出模块，避免视频输出模块与竖屏显示器处理不及。

DDR3 SDRAM突发长度为8，也就是说每次存入的数据必须是8个，首先由IP核生成两个缓冲存储区RAM1、RAM2，用来缓存数据以实现乒乓操作，RAM1、RAM2可以存8行数据，RAM1、RAM2的大小为15360(1920×8)×30(RGB数据的位宽)，设产生8行视频数据的时间为T。写模块交替进行下述步骤(1)、(2)，这样就能实现乒乓操作，把一帧视频图像旋转90°存入DDR3 SDRAM中。

(1)、在nT时刻，RAM1的写地址为14位(其中的高11位为有效视频的横坐标，低3位为8行视频的行数)，这样就能把8行视频数据依次存入RAM1中，记录下存入的第一行数据的纵坐标，设为_y_coord1，_y_coord1是一个11位的数据；在写RAM1的同时，从RAM2内读取数据，当条件允许(DDR3 SDRAM处于写有效并且总线空闲的时候)时读地址自增，设置读地址为rd_addr2，rd_addr2是一个14位的数据，依次从RAM2中读出数据，读出的数据存入DDR3SDRAM中，这时DDR3 SDRAM的写入地址为{rd_addr2[13:3]，y_coord1[10:0]}。

(2)、在(n+1)T时刻，RAM2的写地址为14位(其中的高11位为有效视频的横坐标，低3位为8行视频的行数)，这样就能把8行视频数据依次存入RAM2中，记录下存入的第一行数据的纵坐标，设为y_coord2，y_coord2是一个11位的数据；在写RAM2的同时，从RAM1内读取数据，当条件允许(DDR3SDRAM处于写有效并且总线空闲的时候)时读地址自增，设置读地址为rd_addr1，rd_addr1是一个14位的数据，依次从RAM1中读出数据，读出的数据存入DDR3SDRAM，这时DDR3SDRAM的写入地址为{rd_addr1[13:3]，y_coord2[10:0]}。

读模块也可以采用类似乒乓操作的方式，首先，通过竖屏时序生成模块生成驱动竖屏显示器的行场同步信号、视频有效信号，生成竖屏显示器有效区域的横纵坐标，设为disp_x_coord和disp_y_coord，当条件允许(DDR3 SDRAM处于读有效并且总线空闲的时候)，这时DDR3 SDRAM的读地址为{disp_y_coord[10:0]，disp_x_coord[10:0]}。因为DDR3SDRAM的工作速度比外部视频的速度快，所以从DDR3 SDRAM中读出的视频数据先进入异步FIFO进行缓存，当FIFO中有数据的时候开始读出异步FIFO中的视频数据以驱动竖屏显示器。此时，竖屏显示器上显示的图像就是经过顺时针90°旋转得到的图像。

如图3所示，旋转还可在读操作时实现：写模块根据行场同步生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写行地址，纵坐标作为存储器的写列地址，将视频信号直接存入存储器；读模块根据竖屏时序生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的读列地址，纵坐标作为存储器的读行地址，顺序读取存储器内的视频数据，实现视频数据的旋转，并将旋转后的视频数据输出至所述视频输出模块。具体的实现方案如下：

如上述所说如果仅利用FPGA芯片的IP核去生成存储器控制模块，由于IP核的处理能力以及DDR3 SDRAM的读写效率，可能会出现总线忙，因此，写模块可根据存储器的突发长度确定每次存入存储器的数据量，以该数据量为基数，顺序将输入的视频信号存入异步FIFO中；由于视频数据是顺序写入存储器中的，所以为了使输出的视频旋转90°，在读模块中需要对数据进行旋转操作即读出数据的地址方式不再是顺序的。为了使得读出的视频数据是旋转的，需要在存储器的读出处使用两片RAM进行乒乓操作，每一片RAM设置的大小为1080×8×30(RGB数据的位宽)，正好是竖屏的8行像素数据，而且相对于在写模块中做旋转操作，这样做还可以节约RAM的资源。具体的实现方式为：根据竖屏时序生成模块生成驱动竖屏显示器的行场同步信号、视频有效信号，生成竖屏显示器有效区域的横纵坐标作为RAM的读写地址信号；对RAM1进行写操作时，读取RAM2中上一个存储周期存入的数据，对RAM2进行写操作时，读取RAM1中上一个存储周期存入的数据，这样源源不断地读出视频数据进行点屏。

DDR3 SDRAM突发长度为8，也就是说每次存入的数据必须是8个，而顺序写入存储器的地址信号由行场同步生成模块生成的行场同步信号生成的横纵坐标生成，假设y_coord[10:0]和x_coord[11:0]分别表示视频像素的纵坐标和横坐标，由此生成的写地址为{y_coord[10:0]，x_coord[10:3]}。

在读模块中，首先由IP核生成两个缓冲存储区RAM1、RAM2，用来缓存数据以实现乒乓操作，RAM1、RAM2可以存8行数据，RAM1、RAM2的大小为(1080×8)×30(RGB数据的位宽)，设产生8行视频数据的时间为T。读模块交替进行下述步骤(1)、(2)，这样就能实现乒乓操作，把一帧视频图像旋转90°读出显示在竖屏上，假设由竖屏时序生成模块生成驱动竖屏显示器的行场同步信号、视频有效信号，生成竖屏显示器有效区域的横纵坐标分别为disp_y[11:0]和disp_x[10:0]。

(1)、在nT时刻，RAM1的写地址为14位(其中高3位为8行视频的行数，低11位为有效视频的横坐标即{disp_y[2:0],disp_x[10:0]})，这样就能把8行视频数据依次存入RAM1中；在写RAM1的同时，从RAM2内读取数据，当条件允许(DDR3 SDRAM处于写有效并且总线空闲的时候)给读地址，设置读地址为rd_addr2，rd_addr2是一个14位的数据，以8为基数逐步跳跃从RAM2中读出数据直到读空，读出的数据根据竖屏时序直接点屏，rd_addr2的产生方式为{disp_y[2:0]+disp_x[10:0]×8}。

(2)、在(n+1)T时刻，RAM2的写地址为14位(其中高3位为8行视频的行数，低11位为有效视频的横坐标即{disp_y[2:0],disp_x[10:0]})，这样就能把8行视频数据依次存入RAM2中；在写RAM2的同时，从RAM1内读取数据，当条件允许(DDR3 SDRAM处于写有效并且总线空闲的时候)给读地址，设置读地址为rd_addr1，rd_addr1是一个14位的数据，以8为基数逐步跳跃从RAM2中读出数据直到读空，读出的数据根据竖屏时序直接点屏，rd_addr1的产生方式为{disp_y[2:0]+disp_x[10:0]×8}。

这样读模块采用乒乓操作的方式，源源不断地输出经过90°旋转的视频数据，进而实时地进行点屏输出旋转90°的图像。在完全相同的实现效果上，相对于在写模块进行旋转这种方式还能节约一定的RAM空间，从而节省了宝贵的FPGA资源。

Claims (6)

1.一种竖屏驱动系统，其特征在于：包括依次连接的行场同步生成模块、存储器控制模块、视频输出模块，还包括分别与所述存储器控制模块、视频输出模块连接的竖屏时序生成模块；所述存储器控制模块与存储器连接；所述视频输出模块与竖屏显示器连接；

所述行场同步生成模块用于根据输入的视频信号生成有效图像区间的行场同步信号；

所述竖屏时序生成模块根据竖屏显示器的物理时序，生成符合后端竖屏显示器的行场同步信号和视频有效信号；

所述存储器控制模块用于实现视频信号在存储器中的读写控制；根据所述行场同步生成模块生成的行场同步信号将视频信号直接存入或旋转后存入存储器；如果视频信号直接存入存储器，则所述存储器控制模块根据所述竖屏时序生成模块生成的行场同步信号将存储器中的视频数据读出并旋转后输出至所述视频输出模块，否则将存储器中的视频数据读出后直接输出至所述视频输出模块；

所述存储器控制模块包括读模块和写模块；将视频信号直接存入存储器时，所述写模块根据所述行场同步生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写行地址，纵坐标作为存储器的写列地址，将视频信号直接存入存储器；所述读模块根据所述竖屏时序生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的读列地址，纵坐标作为存储器的读行地址，顺序读取存储器内的视频数据，实现视频数据的旋转，并将旋转后的视频数据输出至所述视频输出模块；将视频信号旋转后存入存储器时，所述写模块根据所述行场同步生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写列地址，纵坐标作为存储器的写行地址，实现视频信号旋转后存入存储器；所述读模块根据所述竖屏时序生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的读行地址，纵坐标作为存储器的读列地址，顺序读取存储器内的视频数据，并将该视频数据输出至所述视频输出模块；

所述视频输出模块用于将所述存储器控制模块输出的视频数据、所述竖屏时序生成模块生成的行场同步信号、视频有效信号转换成符合竖屏显示器要求的格式并驱动竖屏显示器，实现视频数据在竖屏显示器上的显示。

2.如权利要求1所述的竖屏驱动系统，其特征在于：所述行场同步生成模块还根据后端竖屏显示器的分辨率对输入的视频信号进行缩放，即后端竖屏分辨率为N×M，将视频信号按照分辨率M×N进行缩放。

3.如权利要求1所述的竖屏驱动系统，其特征在于：将视频信号旋转后存入存储器时，所述写模块根据存储器的突发长度确定每次存入存储器的数据量，以该数据量为基数，将输入的视频信号在缓冲存储区RAM1、RAM2之间进行乒乓操作；即对RAM1进行写操作时，读取RAM2中上一存储周期存入的数据，再根据所述行场同步生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写列地址，纵坐标作为存储器的写行地址，将从RAM2中读出的数据存入存储器；对RAM2进行写操作时，读取RAM1中上一存储周期存入的数据，再根据所述行场同步生成模块生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写列地址，纵坐标作为存储器的写行地址，将从RAM1中读出的数据存入存储器；所述读模块将从存储器中读出的数据先送入异步FIFO中进行缓存，通过异步FIFO将数据输出至所述视频输出模块。

4.一种竖屏驱动方法，其特征在于，包括以下步骤：

(1)根据输入的视频信号生成有效图像区间的行场同步信号；

(2)根据步骤(1)中生成的行场同步信号将输入的视频信号直接存入或旋转后存入存储器；

(3)根据竖屏显示器的物理时序生成符合后端竖屏显示器的行场同步信号和视频有效信号；

(4)如果步骤(2)中的视频信号直接存入存储器，则根据步骤(3)中生成的行场同步信号读取存储器中的视频数据并进行旋转；否则，根据据步骤(3)中生成的行场同步信号直接读取存储器中的视频数据；

(5)将步骤(4)中读取的数据，以及步骤(3)中生成的行场同步信号、视频有效信号转换成符合竖屏显示器要求的格式以驱动竖屏显示器，实现视频数据在竖屏显示器上的显示；

将输入的视频信号直接存入存储器时，所述步骤(2)具体为：根据步骤(1)中生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写行地址，纵坐标作为存储器的写列地址，将输入的视频信号存入存储器；所述步骤(4)具体为：根据步骤(3)中生成的行场同步信号生成横纵坐标，将横坐标作为存储器的读列地址，纵坐标作为存储器的读行地址，顺序读取存储器内的视频数据，实现视频数据的旋转；

将输入的视频信号旋转后存入存储器时，所述步骤(2)具体为：根据步骤(1)中生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写列地址，纵坐标作为存储器的写行地址，实现输入的视频信号旋转后存入存储器；所述步骤(4)具体为：根据步骤(3)中生成的行场同步信号生成横纵坐标，将横坐标作为存储器的读行地址，纵坐标作为存储器的读列地址，顺序读取存储器内的视频数据。

5.如权利要求4所述的竖屏驱动方法，其特征在于，在所述步骤(2)之前，还包括对输入的视频信号的缩放，即后端竖屏显示器分辨率为N×M，将输入的视频信号按照分辨率M×N进行缩放。

6.如权利要求4所述的竖屏驱动方法，其特征在于，将输入的视频信号旋转后存入存储器时，所述步骤(2)进一步为：首先生成两个缓冲存储区RAM1、RAM2，根据存储器的突发长度确定每次存入存储器的数据量，以该数据量为基数，将输入的视频信号在RAM1、RAM2之间进行乒乓操作；即对RAM1进行写操作时，读取RAM2中上一存储周期存入的数据，再根据步骤(1)中生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写列地址，纵坐标作为存储器的写行地址，将从RAM2中读出的数据存入存储器；对RAM2进行写操作时，读取RAM1中上一存储周期存入的数据，再根据步骤(1)中生成的行场同步信号生成横纵坐标，将横坐标作为存储器的写列地址，纵坐标作为存储器的写行地址，将从RAM1中读出的数据存入存储器；所述步骤(4)进一步包括：从存储器中读出的数据送入异步FIFO中进行缓存。