CN203734741U - 2路lvds视频旋转和叠加系统 - Google Patents
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Abstract
本实用新型涉及视频叠加技术，具体说是2路LVDS视频旋转和叠加系统，其包括CPU、FPGA、PCI总线接口模块、DDR2，所述CPU通过PCI总线接口模块与FPGA连接，所述FPGA接收输入的2路LVDS视频数据，并根据CPU对每路视频的参数设置值对视频进行处理，然后缓存每路视频数据至所述DDR2中；所述FPGA内设有帧同步模块，该模块从DDR2中读出视频数据，FPGA对该视频数据进行叠加处理后输出。本实用新型可以任意切换背景图像和窗口图像，任意缩放窗口图像在背景图像中的比例，以及实现窗口和背景图像的旋转功能，其不仅成本低廉、灵活性强，而且功耗低。
Description
技术领域
本实用新型涉及视频图像叠加技术，具体说是一种LVDS视频叠加系统。
背景技术
LVDS（Low Voltage Differential Signaling）接口又称RS-644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。LVDS即低电压差分信号，这种技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，具有低功耗、低误码率、低串扰和低辐射等特点，其传输介质可以是铜质的PCB连线，也可以是平衡电缆。LVDS在对信号完整性、低抖动及共模特性要求较高的系统中得到了越来越广泛的应用。目前，流行的LVDS技术规范有两个标准：一个是TIA/EIA（电讯工业联盟/电子工业联盟）的ANSI/TIA/EIA－644标准，另一个是IEEE1596.3标准。
相对于VGA(Video Graphics Array)接口，其优势突出，LVDS传输的是数字信号，数字图像信息不需经过数字→模拟→数字繁琐的转换过程，就会直接被传送到显示设备上，大大节省了时间，因此它的速度更快，能有效消除拖影现象。而且VGA模拟信号易受干扰，LVDS信号则抗干扰能力强，图像信号没有衰减，色彩更纯净、逼真。
视频图像叠加技术可以将多路视频图像信号进行叠加并输出到一台显示器上进行显示。多路视频图像信号中,一路作为被叠加信号(即背景),余下的作为叠加信号(即前景),在背景视频图象中可以融入前景视频图象并在同一终端上显示。这项技术在电视系统、视频监控系统、广告娱乐、交通管理等领域有着广泛的应用。目前国内生产视频叠加器厂家主要是采用视频矩阵、画面分割器实现，大多采用专用的视频叠加芯片设计而成，其灵活性较差，成本较高。
实用新型内容
针对上述技术问题，本实用新型提供一种成本较低、灵活性较强的基于FPGA实现的2路LVDS视频旋转和叠加系统。
本实用新型解决上述技术问题所采用的技术方案为：2路LVDS视频旋转和叠加系统，其包括CPU、FPGA、PCI总线接口模块、DDR2，所述CPU通过PCI总线接口模块与FPGA连接，所述FPGA接收输入的2路LVDS视频数据，并根据CPU对每路视频的参数设置值对视频进行处理，然后缓存每路视频数据至所述DDR2中；所述FPGA内设有帧同步模块，该模块从DDR2中读出视频数据，FPGA对该视频数据进行叠加处理后输出。
作为优选，所述FPGA内设有LVDS接口模块、时钟域转换模块、视频缩放模块、视频旋转模块、视频叠加模块；所述LVDS接口模块包括接收和发送两部分，接收部分接收输入的LVDS视频数据，发送部分输出叠加后的视频数据；所述时钟域转换模块与LVDS接口模块连接，视频缩放模块与时钟域转换模块连接，视频旋转模块与视频缩放模块连接，所述帧同步模块和视频旋转模块均连接至所述DDR2，DDR2连接至视频叠加模块，视频叠加模块与所述LVDS接口模块连接。
作为优选，所述LVDS接口模块包括接收LVDS模块和输出LVDS模块；接收LVDS模块与所述时钟域转换模块连接，所述视频叠加模块连接至输出LVDS模块。
从以上技术方案可知，根据CPU对FPGA内部各个模块的参数设置，该系统可以实现任意切换背景图像和窗口图像的功能，任意缩放窗口图像在背景图像中的比例的功能，以及实现窗口图像和背景图像的旋转功能，其不仅成本低廉、灵活性强，而且功耗低。
附图说明
图1是本实用新型的整体结构框图；
图2是本实用新型的具体结构框图。
具体实施方式
下面结合图1、图2详细介绍本实用新型的2路LVDS视频旋转和叠加系统，其包括CPU1、FPGA2、PCI总线接口模块3、DDR24，所述CPU通过PCI总线接口模块与FPGA连接，所述FPGA接收输入的2路LVDS视频数据，并根据CPU对每路视频的参数设置值对视频进行处理，然后缓存每路视频数据至所述DDR2中；所述FPGA内设有帧同步模块21，该模块从DDR2中读出视频数据，FPGA对该视频数据进行叠加处理后输出。系统上电后，FPGA同时接收2路LVDS视频的数据，根据CPU对每路视频的缩放参数设置值，FPGA对视频进行缩放处理；然后缓存一帧的各路视频数据至分配好的DDR2内存中，FPGA内部的帧同步模块，根据CPU对每路视频在叠加后输出视频中的位置参数值和背景视频选择，从DDR2中读出视频数据，进行叠加处理输出视频数据。
本实用新型满足用户根据自身环境的显示需要，从0%-100%任意调节叠加图像的透明程度，任意切换背景和窗口图像，调整旋转方向，窗口图像在背景图像中的比例以及窗口图像在背景图像中的位置，是一项人性化的操作。
本实用新型的FPGA2内设有LVDS接口模块、时钟域转换模块22、视频缩放模块23、视频旋转模块24、视频叠加模块25；所述LVDS接口模块包括接收和发送两部分，接收部分接收输入的LVDS视频数据，发送部分输出叠加后的视频数据；所述时钟域转换模块与LVDS接口模块连接，视频缩放模块与时钟域转换模块连接，视频旋转模块与视频缩放模块连接，所述帧同步模块和视频旋转模块均连接至所述DDR2，DDR2连接至视频叠加模块，视频叠加模块与所述LVDS接口模块连接。所述的LVDS接口模块分为接收LVDS模块26和输出LVDS模块27；其中接收LVDS模块用于接收2路LVDS视频数据输入，把高速串行的LVDS信号转换为低速的并行RGB格式信号，用于后续的图像处理；输出LVDS模块把视频旋转和叠加后，将输出的并行RGB格式视频信号转化为高速串行的LVDS信号，进入LVDS显示屏进行显示。
接收LVDS模块把接收到的LVDS信号转化为可用于图像处理的并行RGB格式信号；时钟域转换模块把RGB格式视频数据转换到FPGA内部产生的更高速率时钟上，提高图像处理速度；然后先进入视频缩放模块，根据窗口图像在背景图像上的缩放比例，对窗口图像进行缩放处理；接着进入视频旋转模块，根据图像旋转信息，对缩放处理后的视频信号进行旋转处理；旋转后的视频信号经过FIFO进行数据格式转换，使得满足DDR2的写操作时序，把视频数据缓存到分配好的DDR2内存中；帧同步模块根据VESA标准，产生行场同步信号和有效视频使能信号，从DDR2中读出2路视频数据，进入视频叠加模块，叠加算法采用alpha透明叠加；叠加后的视频信号经过LVDS输出模块，在LVDS显示屏上显示。
所述的PCI总线模块，是嵌入式CPU和FPGA之间的通信接口，由用户通过这个接口与FPGA进行数据交互，可以写入或读出状态寄存器信息；状态寄存器储存每路视频的叠加位置、窗口和背景图像切换、是否旋转、缩放比例的信息；
在实施过程中，由于输出的2路视频信号要求不一样，即用户可以通过状态寄存器给2路输出视频设置不一样的视频叠加方式、旋转方向和缩放比例；所以在2路LVDS视频信号经过时钟域转换之后，同时例化了4个缩放模块，即2路视频扩展为4路，然后分别进入后面的图像处理运算；
视频缩放模块，根据用户写入的寄存器缩放比例要求，对时钟域转换后的视频数据进行缩放处理，缩放算法采用邻近取样差值；缩放后的视频数据分别进入FIFO，连续读出64个数据为1组，使得方便DDR2控制器的写操作时序；
视频旋转模块，全屏旋转的话，采用对称裁剪的方法，在FPGA内部构建2块深度为32x768的RAM进行乒乓切换设计，进入旋转模块的视频信号先存入一块RAM，存满之后自动切换存储至另一块，同时根据用户写入的寄存器旋转方向信息和缩放比例要求，先计算RAM的读地址，然后根据读地址把存满视频数据的块RAM中的数据读取出来；
帧同步模块，在FPGA内部构建VESA标准的行场同步模块，产生输出视频所需要的行同步信号、场同步信号和有效视频数据使能信号，其中数据使能信号根据每路视频数据的缩放比例和在背景图像中的位置而不同，然后由有效视频数据使能信号产生DDR2的读地址，从DDR2中读出视频数据；
视频叠加模块，在FPGA内部构建alhpa透明叠加模块，对视频进行叠加处理；视频叠加公式：I=I1α+I2(1-α)，其中,I为叠加后输出的视频图像像素点的像素值,I1为背景视频图像像素点的像素值,I2为前景视频图像像素点的像素值;α∈[0,1],通过控制α的取值可以进行视频图像的叠加融合。在FPGA中实现时需先转化为整数形式，然后通过位宽截位处理来实现；叠加后的视频通过LVDS输出接口，进行叠加后的视频显示。
上述实施方式仅供说明本实用新型之用，而并非是对本实用新型的限制，有关技术领域的普通技术人员，在不脱离本实用新型精神和范围的情况下，还可以作出各种变化和变型，因此所有等同的技术方案也应属于本实用新型的范畴。
Claims (3)
1.2路LVDS视频旋转和叠加系统，包括CPU,其特征在于：还包括FPGA、PCI总线接口模块、DDR2，所述CPU通过PCI总线接口模块与FPGA连接，所述FPGA接收输入的2路LVDS视频数据，并根据CPU对每路视频的参数设置值对视频进行处理，然后缓存每路视频数据至所述DDR2中；所述FPGA内设有帧同步模块，该模块从DDR2中读出视频数据，FPGA对该视频数据进行叠加处理后输出。
2.根据权利要求1所述的系统，其特征在于：所述FPGA内设有LVDS接口模块、时钟域转换模块，视频缩放模块、视频旋转模块、视频叠加模块；所述LVDS接口模块包括接收和发送两部分，接收部分接收输入的LVDS视频数据，发送部分输出叠加后的视频数据；所述时钟域转换模块与LVDS接口模块连接，视频缩放模块与时钟域转换模块连接，视频旋转模块与视频缩放模块连接，所述帧同步模块和视频旋转模块均连接至所述DDR2，DDR2连接至视频叠加模块，视频叠加模块与所述LVDS接口模块连接。
3.根据权利要求2所述的系统，其特征在于：所述LVDS接口模块包括接收LVDS模块和输出LVDS模块；接收LVDS模块与所述时钟域转换模块连接，所述视频叠加模块连接至输出LVDS模块。
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| CN105721791A (zh) * | 2016-02-02 | 2016-06-29 | 深圳市创维群欣安防科技股份有限公司 | 一种拼接显示屏的旋转显示方法及系统 |
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