CN203912066U - 一种多屏控制器 - Google Patents

Abstract

本实用新型公开了一种多屏控制器，解决了现有技术中存在的输出画面同步性差的问题。该多屏控制器包括：控制芯片，处理器，和N个输出芯片，N为正整数；处理器，用于接收至少一路视频数据；控制芯片，用于向处理器发送控制指令，控制指令用于指示显示至少一路视频数据的拼接屏的显示区域，拼接屏的显示区域与输出芯片一一对应；若控制指令指示显示至少一路视频数据的拼接屏的显示区域为至少两个，处理器对至少一路视频数据中的分辨率进行放大，按照控制指令指示的显示区域数量，将分辨率放大后的视频数据分割为至少两路，并将分割得到的每路视频数据分别发送给控制指令指示的显示区域对应的输出芯片；输出芯片，用于将接收到的视频数据输出。

Description

一种多屏控制器

技术领域

本实用新型涉及视频处理领域，尤其涉及一种多屏控制器。

背景技术

随着视频监控技术的发展，需要一个屏幕同时显示多个视频，进而也就需要多屏控制器来完成视频数据的采集，经过视频处理后，统一进行显示。当前有基于电路交换方案的多屏控制器，但它存在输出画面同步性差的问题。

视频数据在拼接屏上的显示方式至少但不仅限与包括以下几种(这里以一个拼接屏包括多个显示区域为例)：

第一种显示方式，每路视频数据不需要进行分割处理，针对一路数据经过处理后，显示在拼接屏的一个显示区域。

第二种显示方式，每路数据不需要进行分割处理，将一路视频数据经过处理后，显示在拼接屏的所有显示区域。

第三种显示方式，针对一路数据需要进行分割处理，并将分割后每部分在拼接屏的多个显示区域显示。

第四种显示方式，针对多路数据需要进行缩小、拼接和叠加处理，并将处理后的视频数据在拼接屏的一个显示区域显示。

上述显示方式中，针对第三种显示方式的一路视频需要进行分割处理，并将分割后每部分在拼接屏的多个显示区域显示的情况下对同步性的要求较高。

下面以如图1所示为基于电路交换方案的多屏控制器的结构图为例对第三种显示方式进行说明。该多屏控制器包括：主控芯片101，交换芯片102、四个采集芯片为采集芯片103a，采集芯片103b，采集芯片103c，采集芯片103d、四个采集处理芯片为采集处理芯片104a，采集处理芯片104b，采集处理芯片104c，采集处理芯片104d，四个输出处理芯片为输出处理芯片105a，输出处理芯片105b，输出处理芯片105c，输出处理芯片105d，四个输出芯片为输出芯片106a，输出芯片106b，输出芯片106c，输出芯片106d。

以采集芯片103a采集一路视频数据为例：

采集芯片103a从输入端口采集一路视频数据，并将采集到的视频数据发送给与其相连接采集处理芯片104a；采集处理芯片104a将接收到的视频数据进行格式转换，并将转化后的视频数据发送给交换芯片102；交换芯片102在主控芯片101的控制下，对视频数据进行分割为四部分，每部分在拼接屏的四个子屏上显示。将分割后的每一部分视频数据分别通过交换芯片101的输出端口发送给输出处理芯片105a，输出处理芯片105b，输出处理芯片105c，输出处理芯片105d。输出处理芯片105a，输出处理芯片105b，输出处理芯片105c，输出处理芯片105d对接收到的视频数据进行交叉、缩放、叠加等处理，封装为一路新视频发送给对应的输出芯片(例如：经过输出处理芯片105a处理后的视频数据发送给输出芯片106a)，输出芯片通过输出端口将视频数据输出到对应的拼接屏的子屏上。

利用上述多屏控制器由于各个输出处理芯片在物理性能可能存在差异，例如：频率、上电时间等。因此在输出处理芯片进行处理所用的时间上有差异，各部分视频数据通过输出芯片输出到拼接屏的所用的时间也就不同，导致同步性较差。

实用新型内容

本实用新型提供一种多屏控制器，用以解决现有技术中存在的输出画面同步性差的问题。

本实用新型提供了一种多屏控制器，该多屏控制器包括：

控制芯片，处理器，和N个输出芯片，N为正整数；

处理器，用于接收至少一路视频数据；

控制芯片，用于向处理器发送控制指令，该控制指令用于指示显示至少一路视频数据的拼接屏的显示区域，该拼接屏的显示区域与输出芯片一一对应；处理器还用于，接收控制芯片发送的控制指令；若控制指令指示显示至少一路视频数据的拼接屏的显示区域为至少两个，对至少一路视频数据中的分辨率进行放大，按照控制指令指示的显示区域数量，将分辨率放大后的视频数据分割为至少两路，并将分割得到的每路视频数据分别发送给控制指令指示的显示区域对应的输出芯片；

输出芯片，用于将接收到处理器发送的视频数据输出。

本实用新型采用处理器对接收到的视频数据中的分辨率进行放大，然后根据控制指令指示的显示区域数量，将分辨率放大后的视频数据分割为至少两路，并将分割后视频数据直接输出。由于分辨率放大等处理都在分割之前进行，在分割后并不对每部分单独处理，保证了输出芯片接收到各部分视频数据的同步性。本实用新型的改进还在于通过利用处理器来代替现有技术中的交换芯片以及输出处理芯片，来对视频数据进行处理。

较佳的，该多屏控制器还包括：

M个采集芯片，与M个采集芯片一一对应的视频预处理器；

每个采集芯片采集一路视频数据，并将采集的一路视频数据传输给对应的视频预处理器；

每个视频预处理器对接收到的一路视频数据进行视频预处理后，将视频预处理后的一路视频数据传输给处理器。

较佳的，多屏控制器还包括：

与控制芯片连接的至少一个采集芯片；

采集芯片，用于采集一路视频数据，并将采集到的一路视频数据传输给控制芯片；

控制芯片，还用于对采集芯片采集到的视频数据进行视频预处理。

基于上述多屏控制器的任意一种实现方式，较佳的，控制芯片还用于，接收网络视频码流数据，对接收到的网络视频码流数据进行解码，并将解码后的网络视频码流数据发送给处理器。

较佳的，视频预处理器及与视频预处理器相连的采集芯片集成在一个芯片上。

较佳的，控制芯片为片上系统SOC芯片。

较佳的，处理器为FPGA现场可编程门阵列芯片。

较佳的，视频预处理器为FPGA现场可编程门阵列芯片。

附图说明

图1为现有技术提供的多屏控制器示意图；

图2为本实用新型实施例提供的多屏控制器示意图；

图3为本实用新型实施例提供的另一个多屏控制器示意图。

具体实施方式

本实用新型实施例提供了一种多屏控制器，解决了现有技术中存在的输出画面同步性差的问题。

下面结合附图对本实用新型实施例作具体说明。

本实用新型实施例提供了一种多屏控制器，如图2所示，该多屏控制器包括：

控制芯片201，处理器202，和N个输出芯片2031～203N，N为正整数；

处理器202，用于接收至少一路视频数据。

控制芯片201，用于向处理器202发送控制指令，控制指令用于指示显示至少一路视频数据的拼接屏的显示区域，拼接屏的显示区域与输出芯片2031～203N一一对应。

其中，控制芯片201接收控制信号，用于根据控制信号向处理器202发送控制指令。

处理器202接收控制芯片201发送的控制指令；若控制指令指示显示至少一路视频数据的拼接屏的显示区域为至少两个，处理器202对至少一路视频数据中的分辨率进行放大，按照控制指令指示的显示区域数量，将分辨率放大后的视频数据分割为至少两路，并将分割得到的每路视频数据分别发送给控制指令指示的显示区域对应的输出芯片。

输出芯片，用于将接收到处理器202发送的视频数据输出。

其中，本实用新型中对至少一路视频数据中的分辨率进行放大，按照控制指令指示的显示区域数量，将分辨率放大后的视频数据分割为至少两路是现有技术中存在的处理方式，本实用新型是将这种处理方式通过处理器实现并应用到多屏控制器中。

通过上述实施例，本实用新型采用处理器对接收到的视频数据中的分辨率进行放大，然后根据控制指令指示的显示区域数量，将分辨率放大后的视频数据分割为至少两路，并将分割后视频数据直接输出。由于分辨率放大等处理都在分割之前进行，在分割后并不对每部分单独处理，保证了输出芯片接收到各部分视频数据的同步性。本实用新型的改进还在于通过利用处理器来代替现有技术中的交换芯片以及输出处理芯片，来对视频数据进行处理。

具体的，处理器202包括至少N个输出接口，该处理器202通过该至少N个输出接口与N个输出芯片2031～203N一一相连。则控制指令用于指示显示至少一路视频数据的拼接屏的显示区域，即该控制命令用于指示上述至少一路视频数据从对应的输出接口输出，从而在输出芯片接收到视频数据后，发送给拼接屏以将该视频数据显示在该输出芯片对应的显示区域。

较佳的，该拼接屏包括多个单屏，每个单屏可以划分为多个显示区域。上述显示区域可以是单屏的整个显示区域，也可以是一个单屏的一个显示区域。该拼接屏还可以包括一个单屏，该单屏可以划分为多个显示区域，上述显示区域是单屏的一个显示区域。

较佳的，若指示命令指示显示至少两路视频数据的拼接屏的显示区域为一个，处理器202将至少两路视频数据进行缩小、拼接和叠加处理，并将处理后的视频数据发送给控制指令指示的显示区域对应的输出芯片。

单输出屏开窗数是指一个显示屏分割为多个不同的显示区域，用于显示相同或者不同的视频数据。

较佳的，该多屏控制器还包括：

M个采集芯片，与M个采集芯片一一对应的视频预处理器；

每个采集芯片采集一路视频数据，并将采集的一路视频数据传输给对应的视频预处理器；

每个视频预处理器对接收到的一路视频数据进行视频预处理后，将视频预处理后的一路视频数据传输给处理器。

其中，视频预处理包括对视频数据进行格式转换、颜色空间转换等。

其中，上述控制命令还用于指示对应的采集芯片采集数据。

上述M个采集芯片可以不同，可以用于采集不同的格式的视频数据，例如：VGA(Video Graphics Array，视频图像阵列)、DVI(Digital Visual Interface，数字视频接口)、CVBS(Composite Video Broadcast Signal，复合视频广播信号)等视频源。

较佳的，上述视频预处理器及与视频预处理器相连的采集芯片集成在一个芯片上。

较佳的，该多屏控制器还包括：

与控制芯片201连接的至少一个采集芯片；

采集芯片，用于采集一路视频数据，并将采集到的一路视频数据传输给控制芯片；

控制芯片201，还用于对采集芯片采集到的视频数据进行视频预处理。

基于上述任意实施例，较佳的，控制芯片还用于，接收网络视频码流数据，并对接收到的网络视频码流数据进行解码，并将解码后的网络视频码流数据发送给处理器。

其中，上述网络视频码流数据可以是以太网视频数据码流或者3G网络视频码流数据等等，此处本实用新型不做具体限定。

控制芯片201对接收到的网络视频码流数据进行解码，并将解码后的网络视频码流数据发送给处理器，由于处理器本身不具有拉流解码能力，通过控制芯片解码，送入处理器，并与其他视频同时处理，增加产品整体性能。

基于上述任意实施例，较佳的，控制芯片201为片上系统SOC芯片。

其中，SOC芯片可以是Ti8168芯片，该芯片集成有解码模块和ARM(精简指令集计算机微处理器)内核等，外围接口有视频采集口、网络接口和PCIe2.0(接口标准)接口。

基于上述任意实施例，较佳的，处理器202为FPGA现场可编程门阵列芯片。

该FPGA具有丰富的输入输出接口、多路Serdes(串行器/解串器)接口、支持PCIe2.0协议，指示高速外部存储器接口和超大规模的逻辑资源。比如Altera的StratixIV系列的FPGA，该FPGA有近500个输入输出接口、有PCIe2.0，有16对serdes接口，支持DDR3(第三代双倍数据率同步动态堆积存取存储器)等。

较佳的，视频预处理器为FPGA。

下面结合具体应用场景对本实用新型实施例作具体说明。

多屏处理器由四部分组成。第一部分为视频采集部分，第二部分为控制部分，第三部分为视频处理部分，第四部分为视频输出部分。第一部分由采集芯片和视频预处理器构成，第二部分由控制芯片构成，此处以Ti8168芯片为例，该Ti8168芯片集成有解码模块和ARM模块，外围接口有视频采集口、网络接口和PCI2.0接口；第三部分由处理器构成，此处以Altera的StratixIV系列的FPGA为例，第四部分由输出芯片构成。上述Altera的StratixlIV系列的FPGA包括近500个输入输出接口，支持PCIe2.0，有16对serdes，支持DDR3等。

下面以图3为例，视频采集部分包括9个采集芯片，9个视频预处理器，采集芯片3011-3019，视频预处理器3021～3029，控制部分包括控制芯片303，视频处理部分包括处理器304，视频输出部分包括9个输出芯片，输出芯片3051～3059。

9个采集芯片与9个视频预处理器一一相连，控制芯片303为Ti8168芯片构成，处理器304由Altera的StratixIV系列的FPGA构成。处理器304包括16对serdes接口，输入serdes接口I1～I16，输出serdes接口O1～O16，9个视频预处理器3021～3029与处理器的9个视频输入所需要的serdes接口I1～I9相连。上述9个输出芯片3051～3059分别与处理器的9个视频输出所需要的serdes接口相连。

控制芯片303通过网络接口接收控制信号，根据接收到的控制信号通过控制芯片303的PCIe2.0接口向视频采集部分及处理器发送控制命令。控制命令指示视频采集的部分中具体哪个或者哪几个采集芯片采集视频数据，用于指示处理器304对采集芯片采集的视频数据作如何处理，处理后的视频数据具体从哪个接口输出。

若控制指令指示显示至少一路视频数据的拼接屏的显示区域为至少两个，处理器304用于对至少一路视频数据中的分辨率进行放大，按照控制指令指示的显示区域数量，将分辨率放大后的视频数据分割为至少两路，并将分割得到的每路视频数据分别发送给控制指令指示的显示区域对应的输出芯片。

例如：控制芯片303发送控制指令指示采集芯片3011接收一路视频数据，并向处理器发送控制指令指示该一路视频数据分割为9部分，并在输出接口O1～O9输出。接收到控制指令的采集芯片3011采集一路视频数据，并将该数据传输给处理器304。处理器304对该采集到的一路视频数据进行分辨率放大，并将放大后的视频数据分割为9部分，通过输出接口O1～O9发送给与其连接的输出芯片3051～3059，。输出芯片3051～3059对接收到的视频数据进行格式转换，并将转换后的视频数据输出，从而在拼接屏的9个显示区域分开显示该分割后的各部分视频数据。

其中，输出芯片3051～3059还将视频数据的格式转换为TMDS格式的视频输出。

若控制指令指示多个采集芯片采集数据，并指示处理器将该多个采集芯片采集的视频数据进行缩放、拼接、叠加处理，并将处理后的视频数据从其中一个输出接口输出。

例如：控制芯片303发送控制指令指示采集芯片3011～3019分别接收一路数据，并向处理器发送控制指令指示该9路数据拼接为1部分，并在输出接口O1输出。采集芯片3011～3019根据控制指令分别采集一路视频数据，处理器304根据接收到的控制指令将该多个采集芯片采集的视频数据进行缩放、拼接、叠加处理，并将处理后的视频数据从控制指令指示的输出接口O1输出给输出芯片3051，输出芯片3051在接收到视频数据后进行格式转换，并将转化后的视频数据输出。以使在拼接屏的一个显示区域进行显示。

上述实施例提供的多屏控制器能够实现采集16路视频数据，处理器能够同时处理多个视频数据，画面输出完全同步。

较佳的，上述实施例提供的多屏控制器，还包括与控制芯片相连的采集芯片，用于采集视频数据。控制芯片还用于对接收到的视频数据进行视频预处理，并将预处理后的视频数据通过PCIe2.0接口传输给处理器。

上述控制芯片303还用于接收网络视频码流数据，并对接收到的网络视频码流数据进行解码，并将解码后的网络视频码流数据传输给处理器。

其中，网络视频码流数据可以是以太网视频数据码流也可以是3G网络视频码流数据等等。

尽管已描述了本实用新型的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型范围的所有变更和修改。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (8)

1.一种多屏控制器，其特征在于，包括：

控制芯片，处理器，和N个输出芯片，所述N为正整数；

所述处理器，用于接收至少一路视频数据；

所述控制芯片，用于向所述处理器发送控制指令，所述控制指令用于指示显示所述至少一路视频数据的拼接屏的显示区域，所述拼接屏的显示区域与输出芯片一一对应；

所述处理器还用于，接收所述控制芯片发送的控制指令；若所述控制指令指示显示所述至少一路视频数据的拼接屏的显示区域为至少两个，对所述至少一路视频数据中的分辨率进行放大，按照所述控制指令指示的显示区域数量，将分辨率放大后的视频数据分割为至少两路，并将分割得到的每路视频数据分别发送给所述控制指令指示的显示区域对应的输出芯片；

所述输出芯片，用于将接收到所述处理器发送的视频数据输出。

2.如权利要求1所述的多屏控制器，其特征在于，还包括：

M个采集芯片，与M个采集芯片一一对应的视频预处理器；

每个采集芯片采集一路视频数据，并将采集的一路视频数据传输给对应的视频预处理器；

每个视频预处理器对接收到的一路视频数据进行视频预处理后，将视频预处理后的一路视频数据传输给所述处理器。

3.如权利要求2所述的多屏控制器，其特征在于，还包括：

与所述控制芯片连接的至少一个采集芯片；

所述采集芯片，用于采集一路视频数据，并将采集到的一路视频数据传输给所述控制芯片；

所述控制芯片，还用于对所述采集芯片采集到的视频数据进行视频预处理。

4.如权利要求1～3任一项所述的多屏控制器，其特征在于，所述控制芯片还用于，接收网络视频码流数据，对接收到的网络视频码流数据进行解码，并将解码后的网络视频码流数据发送给所述处理器。

5.如权利要求3所述的多屏控制器，其特征在于，所述视频预处理器及与所述视频预处理器相连的采集芯片集成在一个芯片上。

6.如权利要求1所述的多屏控制器，其特征在于，所述控制芯片为片上系统SOC芯片。

7.如权利要求1所述的多屏控制器，所述处理器为FPGA现场可编程门阵列芯片。

8.如权利要求3所述的多屏控制器，所述视频预处理器为FPGA现场可编程门阵列芯片。