CN103561227A - 一种高分辨率视频播放系统 - Google Patents
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Abstract
本发明公开了一种高分辨率视频播放系统，将数据量较大的高分辨率视频信号分割成多路视频数据信号进行并行同步传输，在显示设备中将并行同步传输的视频数据信号合并为一路视频数据信号后，转换为与显示屏的各显示驱动芯片匹配的显示数据信号，在显示屏对应部分进行显示。由于在上述过程中，对高分辨率视频信号进行数据分割后采用同步无损传输，信号损失小，因此，能保证在显示屏中播放的视频图像画质，获得良好的视频观看效果。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种高分辨率视频播放系统。
背景技术
目前，随着显示技术的发展，人们对视频质量的要求越来越高，近年来，已经出现超高清分辨率（4K×2K）的视频。市场上一般将720P作为高清标准，目前技术上的高清电视分辨率是1280×720，而4K×2K超高清分辨率则达到了3840×2160的物理分辨率，是普通高清（FullHD，1920×1080）宽高的各两倍，面积的四倍，显示设备的总像素数量达到了800万以上。
而高分辨率视频信号（超过1080P）的制作、传输与播放已成为当今世界视频发展的必然趋势。但因高分辨率视频信号数据量大、传输速率高等特点，目前市场上所用的接口远远达不到传输速率的要求，又由于传统视频播放系统多通过转换器转接信号会出现衰减影响图像质量，因此，目前市面上所观看到的4K×2K视频片源多为经有损压缩后形成的avi/mov/mp4等视频格式，压缩后的视频会损失一定的数据信息，未能完全恢复原始数据，使得视频图像的画质以及观看感受下降。
发明内容
本发明实施例提供了一种高分辨率视频播放系统，用以实现高画质的高分辨率视频播放。
本发明实施例提供的一种高分辨率视频播放系统，包括：视频处理设备和具有显示屏的显示设备；其中，
所述视频处理设备包括：用于接收高分辨率视频信号的接收单元，用于将接收到的所述高分辨率视频信号分割为多路视频数据信号的第一可编程逻辑单元，以及用于将所述多路视频数据信号并行输出的第一数据传输接口；
所述显示设备包括：用于分别接收所述多路视频数据信号的第二数据传输接口，所述第二数据传输接口与所述第一数据传输接口数量相同且对应连接；用于将所述多路视频数据信号合并为一路视频数据信号的解码芯片；用于将一路视频数据信号转换为与显示屏的各显示驱动芯片匹配的显示数据信号的第二可编程逻辑单元；用于接收所述显示数据信号并驱动显示屏对应部分进行显示的显示驱动芯片。
本发明实施例提供的上述高分辨率视频播放系统，将数据量较大的高分辨率视频信号分割成多路视频数据信号进行并行同步传输，并在显示设备中将并行同步传输的视频数据信号合并为一路视频数据信号后，转换为与显示屏的各显示驱动芯片匹配的显示数据信号，在显示屏对应部分进行显示。由于在上述过程中，对高分辨率视频信号进行数据分割后采用同步无损传输，信号损失小，因此，能保证在显示屏中播放的视频图像画质，获得良好的视频观看效果。
具体地，在本发明实施例提供的上述高分辨率视频播放系统中，所述第一可编程逻辑单元具体用于，根据所述第一数据传输接口的数量以及所述第一数据传输接口的传输速率，将所述高分辨率视频信号分割为与所述传输速率相匹配的视频数据信号，并在各路视频数据信号内添加与该路视频数据信号匹配的时钟信号。
具体地，在本发明实施例提供的上述高分辨率视频播放系统中，所述解码芯片具体用于，根据各路视频数据信号所携带的时钟信号，将多路视频数据信号合并为一路视频数据信号，并在所述一路视频数据信号中只保留首个时钟信号。
具体地，在本发明实施例提供的上述高分辨率视频播放系统中，所述第二可编程逻辑单元具体用于，根据所述显示驱动芯片的数量以及驱动频率，将所述一路视频数据信号转换为与所述显示驱动芯片匹配的显示数据信号，并在各显示数据信号中添加相同的时钟信号。
具体地，在本发明实施例提供的上述高分辨率视频播放系统中，所述视频处理设备还包括：用于将所述第一可编程逻辑单元处理后的多路视频数据信号分区储存的数据缓存器。
具体地，在本发明实施例提供的上述高分辨率视频播放系统中，所述显示设备还包括：分别连接所述第二数据传输接口与所述解码芯片的延时电路，用于根据所述各路视频数据信号所携带的时钟信号，对所述多路视频数据信号进行排序。
具体地，在本发明实施例提供的上述高分辨率视频播放系统中，所述第一数据传输接口和第二数据传输接口为高清数字显示DP接口。
具体地，在本发明实施例提供的上述高分辨率视频播放系统中，所述第二数据传输接口、解码芯片、第二可编程逻辑单元以及延时电路集成在一个可编程控制器内。
具体地，在本发明实施例提供的上述高分辨率视频播放系统中，所述可编程控制器与各显示驱动芯片分别通过数字视频接口DVI相连。
具体地，在本发明实施例提供的上述高分辨率视频播放系统中，所述第一可编程逻辑单元和第二可编程逻辑单元为锁相环路。
附图说明
图1为本发明实施例提供的高分辨率视频播放系统的结构示意图之一；
图2为本发明实施例中提供的高分辨率视频播放系统的结构示意图之二。
具体实施方式
下面结合附图，对本发明实施例提供的高分辨率视频播放系统的具体实施方式进行详细地说明。
本发明实施例提供的高分辨率视频播放系统，如图1所示，具体包括：视频处理设备1和具有显示屏201的显示设备2；其中，
视频处理设备1包括：用于接收高分辨率视频信号的接收单元101，用于将接收到的高分辨率视频信号分割为多路视频数据信号的第一可编程逻辑单元102，以及用于将多路视频数据信号并行输出的第一数据传输接口103；
显示设备2包括：用于分别接收多路视频数据信号的第二数据传输接口202，第二数据传输接口202与第一数据传输接口103数量相同且对应连接；用于将多路视频数据信号合并为一路视频数据信号的解码芯片203；用于将一路视频数据信号转换为与显示屏201的各显示驱动芯片匹配的显示数据信号的第二可编程逻辑单元204；用于接收显示数据信号并驱动显示屏201对应部分进行显示的显示驱动芯片205。
本发明实施例提供的上述高分辨率视频播放系统，将数据量较大的高分辨率视频信号分割成多路视频数据信号进行并行同步传输，并在显示设备中将并行同步传输的视频数据信号合并为一路视频数据信号后，转换为与显示屏的各显示驱动芯片匹配的显示数据信号，在显示屏对应部分进行显示。由于在上述过程中，对高分辨率视频信号进行数据分割后采用同步无损传输，信号损失小，因此，能保证在显示屏中播放的视频图像画质，获得良好的视频观看效果。
下面对本发明实施例提供的上述播放系统中视频处理设备1的各部件进行详细的说明。
需要说明的是，本发明实施例提供的上述视频处理设备1，以针对数据量较大且需要传输速率较高的分辨率在3840×2160的高分辨率视频信号进行处理为例详细说明，当然本发明实施例也可以适用于分辨率在3840×2160以上的高分辨率视频信号进行处理，在此不做限定。
目前高分辨率视频信号一般都是采用数字模式，因此，在视频处理设备1中的接收单元101一般接到的是视频源发送的数字图像信号，之后将接收到的数字图像信号发送给第一可编程逻辑单元102。
具体地，第一可编程逻辑单元102在接收到接收单元101发送的数字图像信号之后，会对视频处理设备1的输入信号（指接收单元101接收到的高分辨率视频信号）与输出信号（指第一数据传输接口103输出的多路视频数据信号）的频率进行自动跟踪，保证两者的相位同步，从而保证视频处理设备1的输出信号同步。
在具体实施时，第一可编程逻辑单元102可以采用锁相环路实现，锁相环路是一个相位反馈自动控制系统，它由以下三个基本部件组成：鉴相器、环路滤波器和压控振荡器。通过锁相环路可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地相位都是同步的，从而采样时钟也是同步的。由于每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。
并且，第一可编程逻辑单元102具体用于，根据第一数据传输接口103的数量以及第一数据传输接口103的传输速率，将高分辨率视频信号分割为与传输速率相匹配的视频数据信号，并在各路视频数据信号内添加与该路视频数据信号匹配的时钟信号。
具体地，以第一数据传输接口103的数量为4个进行举例说明：高分辨率视频信号的频率一般不小于2160P，因此，可以将接收到的高分辨率视频信号分割为每路信号为1920×1080P，而第一数据传输接口103和与其匹配的第二数据传输接口202通常为高清数字显示DP（Display Port）接口，因此，通过第一可编程逻辑单元102进行分割后的四路1920×1080P视频数据信号由于降低了对传输速率的要求，可以在DP接口之间无损的传输。
需要说明的是，第二数据传输接口202还可以为其他的高清数字显示接口，例如高清晰度多媒体HDMI(High Definition Multimedia Interface)接口,数字视频DVI(Digital Visual Interface)接口等，只需要多个第二数据传输接口202的带宽能够满足分割后的多路视频数据信号的要求即可。
并且，为了保证被分割后进行传输的高分辨率视频信号能在显示设备2中合并为一路视频信号，一般会在各路视频数据信号内添加与该路视频数据信号匹配的时钟信号。
进一步地，为了保证各第一数据传输接口103能同步发送信号，在视频处理设备1中，如图1所示，还可以还包括：用于将第一可编程逻辑单元102处理后的多路视频数据信号分区储存的数据缓存器104，以待各第一数据传输接口103发送信号。
下面对本发明实施例提供的上述播放系统中显示设备2的各部件进行详细的说明。
较佳地，在显示设备2中，如图1所示，还包括：分别连接第二数据传输接口202与解码芯片203的延时电路206。显示设备2中的第二数据传输接口202在接收到多路视频数据信号后，会将其发送给延时电路206，延时电路206会根据各路视频数据信号所携带的时钟信号，对多路视频数据信号进行排序，并按照排序发送给解码芯片203。具体地，延时电路206会将各路视频数据信号位于采样的正中央，保证数据采集的完整性。
具体地，解码芯片203在接收到延时电路206发送的多路视频数据信号后，会根据各路视频数据信号所携带的时钟信号，将多路视频数据信号合并为一路视频信号，并在该一路视频数据信号中只保留首个时钟信号，去掉其他时钟信号，即在解码芯片203中恢复为一路高分辨率视频信号，最后输出给第二可编程逻辑单元204。
具体地，在使用单一显示驱动芯片对大尺寸显示屏进行驱动时，由于充电延时等问题，显示画面的效果并不理想。因此，可以将显示屏的显示区域进行分区处理，对每个区域分别设置显示驱动芯片进行驱动，如图2所示，将显示屏的显示区域分为A、B、C和D四个区域。那么，第二可编程逻辑单元204在接收到解码芯片203发送的一路视频数据信号后，会根据显示屏201中显示驱动芯片205的数量以及驱动频率，将一路视频数据信号转换为与显示驱动芯片匹配的显示数据信号，并在各显示数据信号中添加相同的时钟信号。例如：在120寸显示屏中采用4个显示驱动芯片进行驱动，第二可编程逻辑单元204就会将一路视频数据信号转换成并行的四路显示数据信号，并且，为了保证4个显示屏驱动芯片同步驱动，因此，还会分别在四路显示数据信号中加入相同的时钟信号。显示屏中的各显示驱动芯片在接收到对应的显示数据信号后，会根据时钟信号确定驱动时间点，以保证同步驱动。
在具体实施时，第二可编程逻辑单元204和第一可编程逻辑单元102相同，也可以采用锁相环路实现。
在具体实施时，显示设备中的第二数据传输接口202、解码芯片203、第二可编程逻辑单元204以及延时电路206可以集成在一个可编程控制器（Field-Programmable Gate Array，FPGA）内。
这样，可编程控制器可以具有与各显示驱动芯片匹配的数据接口，并且，两者可以通过数字视频接口（DVI）进行数据通讯。
需要说明的是，上述的与各显示驱动芯片匹配的数据接口还可以为其他的高清数字显示接口，例如高清晰度多媒体HDMI(High Definition MultimediaInterface)接口,DP接口等，只需要带宽能够满足数据通讯要求即可。
本发明实施例提供的上述高分辨率视频播放系统，将数据量较大的高分辨率视频信号分割成多路视频数据信号进行并行同步传输，并在显示设备中将并行同步传输的视频数据信号合并为一路视频数据信号后，转换为与显示屏的各显示驱动芯片匹配的显示数据信号，在显示屏对应部分进行显示。由于在上述过程中，对高分辨率视频信号进行数据分割后采用同步无损传输，信号损失小，因此，能保证在显示屏中播放的视频图像画质，获得良好的视频观看效果。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种高分辨率视频播放系统，其特征在于，包括：视频处理设备和具有显示屏的显示设备；其中，
所述视频处理设备包括：用于接收高分辨率视频信号的接收单元，用于将接收到的所述高分辨率视频信号分割为多路视频数据信号的第一可编程逻辑单元，以及用于将所述多路视频数据信号并行输出的第一数据传输接口；
所述显示设备包括：用于分别接收所述多路视频数据信号的第二数据传输接口，所述第二数据传输接口与所述第一数据传输接口数量相同且对应连接；用于将所述多路视频数据信号合并为一路视频数据信号的解码芯片；用于将一路视频数据信号转换为与显示屏的各显示驱动芯片匹配的显示数据信号的第二可编程逻辑单元；用于接收所述显示数据信号并驱动显示屏对应部分进行显示的显示驱动芯片。
2.如权利要求1所述的系统，其特征在于，所述第一可编程逻辑单元具体用于，根据所述第一数据传输接口的数量以及所述第一数据传输接口的传输速率，将所述高分辨率视频信号分割为与所述传输速率相匹配的视频数据信号，并在各路视频数据信号内添加与该路视频数据信号匹配的时钟信号。
3.如权利要求2所述的系统，其特征在于，所述解码芯片具体用于，根据各路视频数据信号所携带的时钟信号，将多路视频数据信号合并为一路视频数据信号，并在所述一路视频数据信号中只保留首个时钟信号。
4.如权利要求3所述的系统，其特征在于，所述第二可编程逻辑单元具体用于，根据所述显示驱动芯片的数量以及驱动频率，将所述一路视频数据信号转换为与所述显示驱动芯片匹配的显示数据信号，并在各显示数据信号中添加相同的时钟信号。
5.如权利要求1-4任一项所述的系统，其特征在于，所述视频处理设备还包括：用于将所述第一可编程逻辑单元处理后的多路视频数据信号分区储存的数据缓存器。
6.如权利要求1-4任一项所述的系统，其特征在于，所述显示设备还包括：分别连接所述第二数据传输接口与所述解码芯片的延时电路，用于根据所述各路视频数据信号所携带的时钟信号，对所述多路视频数据信号进行排序。
7.如权利要求1-4任一项所述的系统，其特征在于，所述第一数据传输接口和第二数据传输接口为高清数字显示DP接口。
8.如权利要求6所述的系统，其特征在于，所述第二数据传输接口、解码芯片、第二可编程逻辑单元以及延时电路集成在一个可编程控制器内。
9.如权利要求8所述的系统，其特征在于，所述可编程控制器与各显示驱动芯片分别通过数字视频接口DVI相连。
10.如权利要求1-4任一项所述的系统，其特征在于，所述第一可编程逻辑单元和第二可编程逻辑单元为锁相环路。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20140205 |