CN111435979A - 视频图像处理方法和装置 - Google Patents

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Abstract

本发明实施例涉及一种视频图像处理方法和装置。所述方法例如包括：将待处理视频图像分割成第一部分图像和第二部分图像，其中所述第一部分图像包含所述待处理视频图像的一半图像、且所述第二部分图像包含所述待处理视频图像的另一半图像；由第一处理通道和第二处理通道并行地对所述第一部分图像和所述第二部分图像分别进行图像处理，以得到第一处理后图像和第二处理后图像，其中所述图像处理包括缩放处理；以及对所述第一处理后图像和所述第二处理后图像进行拼接操作，以得到输出视频图像。本发明实施例可以实现水平分辨率为4K(例如3840或4096)的视频源的图像处理。

Description

视频图像处理方法和装置
技术领域
本发明涉及视频处理及显示技术领域，尤其涉及一种视频图像处理方法以及一种视频图像处理装置。
背景技术
视频图像的分辨率越来越高，超高清图像逐渐开始普及，超高分辨率带来更高的图像清晰度，但是数据速率也成倍数增长，相当于全高清1080P数据速率的4倍，这给视频图像处理带来了更大的难度。因此，如何以较低的成本来实现水平分辨率为4K(比如3840、4096等)的视频源(例如分辨率大小为4K*2K，4K*1K)的图像处理是目前亟待解决的技术问题之一。
发明内容
因此，本发明实施例提出一种视频图像处理方法以及一种视频图像处理方法，其可以实现以较低成本完成对4K视频源的图像处理之技术效果。
一方面，本发明实施例提出的一种视频图像处理方法，包括：将待处理视频图像分割成第一部分图像和第二部分图像，其中所述第一部分图像包含所述待处理视频图像的一半图像、且所述第二部分图像包含所述待处理视频图像的另一半图像；由第一处理通道和第二处理通道并行地对所述第一部分图像和所述第二部分图像分别进行图像处理，以得到第一处理后图像和第二处理后图像，其中所述图像处理包括缩放处理；以及对所述第一处理后图像和所述第二处理后图像进行拼接操作，以得到输出视频图像。
在本发明的一个实施例中，所述第一处理通道和所述第二处理通道运行在300MHZ时钟频率下对所述第一部分图像和所述第二部分图像分别进行所述图像处理。
在本发明的一个实施例中，所述待处理视频图像的像素时钟频率为所述图像处理采用的时钟频率的两倍。
在本发明的一个实施例中，所述第一部分图像的像素点数量大于所述待处理视频图像的所述一半图像的像素点数量，且所述第二部分图像的像素点数量大于所述待处理视频图像的所述另一半图像的像素点数量。
在本发明的一个实施例中，所述视频图像处理方法还包括：根据缩放比例、所述第一部分图像在所述待处理视频图像中的起始位置和大小、和所述第二部分图像在所述待处理视频图像中的起始位置和大小，得到第一图像处理参数和第二图像处理参数并配置给所述第一处理通道和所述第二处理通道。
在本发明的一个实施例中，所述第一部分图像以单个像素时钟传输两个像素点的数据的方式进行传输，且所述第一处理后图像以单个像素时钟传输一个像素点的数据的方式进行传输。
在本发明的一个实施例中，所述视频图像处理方法还包括：根据缩放比例获取视频图像分割参数，以供将所述待处理视频图像分割成所述第一部分图像和所述第二部分图像使用以及供所述拼接操作使用。
在本发明的一个实施例中，所述视频图像处理方法还包括：将至少一第二待处理视频图像以一一对应方式发送至至少一第三处理通道进行图像处理，以得到至少一第三处理后图像；相应地，所述对所述第一处理后图像和所述第二处理后图像进行拼接操作，以得到输出视频图像包括：对所述第一处理后图像、所述第二处理后图像和所述至少一第三处理后图像进行拼接操作，以得到输出视频图像；其中，所述第一处理后图像、所述第二处理后图像和所述至少一第三处理后图像中的每一处理后图像的分辨率大小满足：(Hactive+Hblank)*(Vactive+Vblank)*60＝165000000，且Hactive≤4096，其中Hactive表示水平分辨率，Hblank表示水平消隐值，Vactive表示垂直分辨率，Vblank表示垂直消隐值。
另一方面，本发明实施例提出的一种视频图像处理装置，用于执行前述任意一种视频图像处理方法，且包括：图像分割模块，将待处理视频图像分割成第一部分图像和第二部分图像，其中所述第一部分图像包含所述待处理视频图像的一半图像、且所述第二部分图像包含所述待处理视频图像的另一半图像；图像处理模块，用于由第一处理通道和第二处理通道并行地对所述第一部分图像和所述第二部分图像分别进行图像处理，以得到第一处理后图像和第二处理后图像，其中所述图像处理包括缩放处理；以及图像输出模块，用于对所述第一处理后图像和所述第二处理后图像进行拼接操作，得到输出视频图像。
在本发明的一个实施例中，所述图像分割模块、所述图像处理模块和所述图像输出模块整合于可编程逻辑器件。
在本发明的一个实施例中，所述图像分割模块整合于第一可编程逻辑器件，所述图像处理模块整合于视频处理芯片，所述图像输出模块整合于第二可编程逻辑器件；且，所述视频处理芯片连接在所述第一可编程逻辑器件和所述第二可编程逻辑器件之间。
在本发明的一个实施例中，所述视频图像处理装置还包括图像裁剪模块，用于对输入视频源进行图像裁剪操作，以得到所述待处理视频图像；所述图像裁剪模块整合于所述第一可编程逻辑器件。
在本发明的一个实施例中，所述视频图像处理装置还包括控制模块，连接所述图像分割模块、所述图像处理模块和所述图像输出模块；所述控制模块整合于微控制器。
再一方面，本发明实施例提供的一种视频图像处理装置，包括：微控制器；第一可编程逻辑器件，连接所述微控制器以接受所述微控制器的控制，用于根据输入视频源得到待处理视频图像、并将所述待处理视频图像分割成第一部分图像和第二部分图像，其中所述第一部分图像包含所述待处理视频图像的一半图像、且所述第二部分图像包含所述待处理视频图像的另一半图像；视频处理芯片，连接所述第一可编程逻辑器件并连接所述微控制器以接受所述微控制器的控制，用于使用多个处理通道分别对所述第一部分图像和所述第二部分图像进行图像处理以得到第一处理后图像和第二处理后图像，其中所述图像处理包括缩放处理；以及第二可编程逻辑器件，连接所述视频处理芯片并连接所述微控制器以接受所述微控制器的控制，用于对所述第一处理后图像和所述第二处理后图像进行拼接操作以得到输出视频图像。
在本发明的一个实施例中，所述视频图像处理装置还包括：视频接收器，连接所述第一可编程逻辑器件，其中所述视频接收器能够接收并解码水平分辨率不小于3840的视频源；以及视频发送器，连接所述第二可编程逻辑器件，且用于对所述输出视频图像进行视频编码。
在本发明的一个实施例中，所述第一部分图像和所述第二部分图像分别以单个像素时钟传输两个像素点的数据的方式输出至所述视频处理芯片，所述第一处理后图像和第二处理后图像分别以单个像素时钟传输一个像素点的数据的方式输出至所述第二可编程逻辑器件。
在本发明的一个实施例中，所述微控制器用于发送缩放比例至所述视频处理芯片，接收所述视频处理芯片反馈的对应所述缩放比例的视频图像分割参数，以及将所述视频图像分割参数发送至所述第一可编程逻辑器件和所述第二可编程逻辑器件。
在本发明的一个实施例中，所述第一可编程逻辑器件还用于对输入视频源进行图像裁剪操作得到所述待处理视频图像。
又一方面，本发明实施例提供的一种视频图像处理装置，包括：第一可编程逻辑器件，用于输出多路视频图像；视频处理芯片，连接所述第一可编程逻辑器件，用于通过多个处理通道分别对所述多路视频图像进行图像处理以得到多路处理后图像，其中所述图像处理包括缩放处理；以及第二可编程逻辑器件，连接所述视频处理芯片，用于对所述多路处理后图像进行拼接操作，以得到输出视频图像；其中，每一路所述处理后图像的分辨率大小满足：(Hactive+Hblank)*(Vactive+Vblank)*60＝165000000，且Hactive≤4096，其中Hactive表示水平分辨率，Hblank表示水平消隐值，Vactive表示垂直分辨率，Vblank表示垂直消隐值。
由上可知，本发明上述技术特征可以具有如下一个或多个有益效果：本发明实施例的视频图像处理方法可以处理水平分辨率4K(例如水平分辨率为3840或4096)的视频源，并且通过采用可编程逻辑器件或可编程逻辑器件结合带有多个1080P处理通道的视频处理芯片即可实现，具有带载能力强、适应性强及应用场合广等优势，甚至可以实现窄长形状的屏幕的带载。再者，本发明实施例视频图像处理装置可用于执行前述各个实施例的视频图像处理方法，因而也具有类似的优势。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A为本发明第一实施例的一种视频图像处理方法的流程图。
图1B为本发明第一实施例的一种视频图像处理装置的结构示意图。
图2A为本发明第二实施例的一种视频图像处理装置的结构示意图。
图2B为本发明第二实施例的另一种视频图像处理装置的结构示意图。
图2C为图2A所示视频图像处理装置的一种具体模块示意图。
图3为本发明第三实施例的一种视频图像处理装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
【第一实施例】
如图1A所示，本发明第一实施例提供的一种视频图像处理方法，包括步骤：
S11：将待处理视频图像分割成第一部分图像和第二部分图像，其中所述第一部分图像包含所述待处理视频图像的一半图像、且所述第二部分图像包含所述待处理视频图像的另一半图像；
S13：由第一处理通道和第二处理通道并行地对所述第一部分图像和所述第二部分图像分别进行图像处理，以得到第一处理后图像和第二处理后图像，其中所述图像处理包括缩放处理；以及
S15：对所述第一处理后图像和所述第二处理后图像进行拼接操作，以得到输出视频图像。
其中，所述第一处理通道和所述第二处理通道例如运行在300MHZ时钟频率下对所述第一部分图像和所述第二部分图像分别进行所述图像处理。
其中，所述待处理视频图像的像素时钟频率例如为所述图像处理采用的时钟频率的两倍。
其中，所述第一部分图像的像素点数量例如大于所述待处理视频图像的所述一半图像的像素点数量，且所述第二部分图像的像素点数量例如大于所述待处理视频图像的所述另一半图像的像素点数量。
此外，所述视频图像处理方法例如还包括：根据缩放比例、所述第一部分图像在所述待处理视频图像中的起始位置和大小、和所述第二部分图像在所述待处理视频图像中的起始位置和大小，得到第一图像处理参数和第二图像处理参数并配置给所述第一处理通道和所述第二处理通道。
为便于更清楚地理解本实施例，下面将结合图1B所示的视频图像处理装置10对本实施例的视频图像处理方法进行详细说明。
如图1B所示，视频图像处理装置10包括图像分割模块101、图像处理模块103、图像输出模块105以及控制模块107；其中，图像分割模块101、图像处理模块103和图像输出模块105可分别用于执行前述步骤S11、S13和S15，且其可以整合于同一个可编程逻辑器件例如FPGA(Field Programmable Gate Array，现场可编程门阵列)。控制模块107连接图像分割模块101、图像处理模块103和图像输出模块105，且可整合于微控制器例如MCU。为便于理解，下面以视频图像处理装置10采用MCU+FPGA架构来进行描述。
目前主流的FPGA可以稳定运行在300MHZ的时钟频率，本实施例设计成将具有缩放功能的两个处理通道1031、1033的处理能力合起来以达到600MHZ的时钟频率，例如采用这两个处理通道1031、1033并行处理(或称同步处理)的方法来处理一路例如4K*1K的UHD(Ultra-High Definition，超高清)视频图像，从而可以实现基于FPGA对UHD图像进行图像处理例如缩放处理。
UHD视频图像以600M像素点/s的速度进入FPGA内部作为待处理视频图像(也即待处理视频图像的像素时钟频率为600MHZ)，由于图像是逐行扫描格式，所以通过FPGA内部的图像分割模块101将待处理视频图像分成左右两部分图像，左边部分图像的数据进入图像处理模块103的处理通道1031，右边部分图像的数据进入图像处理模块103的处理通道1033。
FPGA外部的MCU会根据缩放比例，左右两部分图像在待处理视频图像中各自的起始位置和大小，计算两个处理通道1031、1033对应的图像处理参数例如缩放参数，并将其配置到对应的处理通道1031、1033。
两个处理通道1031、1033各自处理大致一半的图像，得到两部分处理后图像可分别存储在DDR存储器(图1B未示出)中，最后由FPGA内的图像输出模块105将其各自从DDR存储器中读出，并将两部分处理后图像拼接成一幅完整的视频图像作为步骤S15中所述的输出视频图像，从而实现了对UHD图像的图像处理例如缩放处理。
此外，值得一提的是，因为在图像输出模块105会涉及到两部分处理后图像的拼接操作，为实现这两部分处理后图像的无缝拼接，可以进一步设计成：在图像分割模块101将待处理视频图像分割成左右两部分图像时，可以让左边部分图像除了包含左半部分图像还向右半部分图像多截取若干个像素点，同理也让右边部分图像除了包含右半部分图像还向左半部分图像多截取若干个像素点。至于所截取的若干个像素点的具体数量可以由MCU根据缩放比例来确定。
综上所述，本实施例采用两个独立的处理通道并行处理，使用运行在300M时钟频率的处理通道1031、1033，可以完成对UHD图像的图像处理例如缩放处理。当然，可以理解的是，随着未来微电子工艺水平的不断提升，本实施例可以处理更高分辨率的视频图像。
【第二实施例】
参见图2A，本发明第二实施例提供的一种视频图像处理装置20，包括：可编程逻辑器件201、视频处理芯片203、可编程逻辑器件205和微控制器207。此外，如图2C所示，本实施例的视频图像处理装置20还可以进一步包括视频接收器200和视频发送器209。
具体地，视频处理芯片203连接在可编程逻辑器件201和可编程逻辑器件205之间，可编程逻辑器件201、视频处理芯片203和可编程逻辑器件205分别连接微控制器207以接受微控制器207的控制；再者，视频接收器200连接可编程逻辑器件201，视频发送器209连接可编程逻辑器件209。
此外，如图2B所示，可编程逻辑器件201例如配置有图像裁剪模块2011和图像分割模块2013；视频处理芯片203例如配置有多个处理通道2031、2033；可编程逻辑器件205例如配置有图像输出模块2051。如此一来，本实施例的视频图像处理装置20同样可以执行前述第一实施例中的步骤S11、S13和S15。
承上述，可编程逻辑器件201例如用于根据输入视频源得到待处理视频图像、并将所述待处理视频图像分割成第一部分图像和第二部分图像，其中所述第一部分图像包含所述待处理视频图像的一半图像、且所述第二部分图像包含所述待处理视频图像的另一半图像。视频处理芯片203例如用于使用多个处理通道例如2031、2032分别对所述第一部分图像和所述第二部分图像进行图像处理以得到第一处理后图像和第二处理后图像，其中所述图像处理包括缩放处理。可编程逻辑器件205例如用于对所述第一处理后图像和所述第二处理后图像进行拼接操作以得到输出视频图像。微控制器207例如用于发送缩放比例至视频处理芯片203，接收视频处理芯片203反馈的对应所述缩放比例的视频图像分割参数，以及将所述视频图像分割参数发送至可编程逻辑器件201和可编程逻辑器件205。视频接收器200例如能够接收并解码水平分辨率不小于3840的视频源，其可以是4K视频接收器(4KReceiver)。视频发送器209例如用于对所述输出视频图像进行视频编码，其可以是4K视频发送器(4K Transmitter)。此外，当可编程逻辑器件201配置有图像裁剪模块2011，则可编程逻辑器件201还用于对输入视频源进行图像裁剪操作得到所述待处理视频图像。
为便于更清楚地理解本实施例，下面特举一个具体例子对本实施例的视频图像处理装置20进行详细说明。
具体地，视频处理芯片203例如采用单处理通道仅有1080P处理能力的专用视频处理芯片，可编程逻辑器件201和205例如采用两个FPGA(为描述方便，以下分别称为前端FPGA和后端FPGA)，微控制器207例如采用MCU。值得一提的是，本发明实施例的视频处理芯片203并不限于专用视频处理芯片，也可以使用可编程逻辑器件作为视频处理芯片来实现专用视频处理芯片相同的功能。
在使用FPGA+专用视频处理芯片的系统架构中，在前端FPGA中实现将输入视频源例如4K视频源(分辨率例如为4K*1K)转换为专用视频处理芯片单处理通道可以处理的1080P分辨率的图像，并且前端FPGA需要实现缩放处理所需要的像素点截取功能。首先，由于需要满足用户对接入的输入视频源例如4K视频源源进行裁剪，实现总的输入视频图像的裁剪；其次，将裁剪过的视频图像转换两个分别为最大1080P的图像，但是在专用视频处理芯片完成缩放时为了解决拼接缝的问题优选为提供给两个处理通道2031、2033进行图像处理的图像数据必须多截取若干个像素点，因此需要根据专用视频处理芯片的需求将裁剪过的单通道视频图像分割为2个通道的1080P的图像，经过专用视频处理芯片后由后端FPGA将两个1080P的视频图像数据完成拼接并输出。
承上述，在前端FPGA中主要完成的功能是将通过视频接收器200输入的视频源例如4K视频源进行图像分割甚至在图像分割前进行图像裁剪，由于该4K分辨率的视频源是伴随每个像素时钟两个像素点，因此该裁剪操作只能是以偶数的形式进行裁剪，根据用户输入的想要裁剪的图像在原始图像的位置完成图像裁剪功能；经过裁剪的图像信号仍然是单个像素时钟48位数据的单通道信号，因此需要再将该单通道信号分割为两个通道的信号，得到两路完全独立的视频信号，分别是裁剪后图像的左边部分图像与右边部分图像；为了达到缩放后，后端FPGA可以无缝拼接，因此为图像分割边缘处提供多截取的像素点数据，以让专用视频处理芯片完成边缘图像的数据融合，并且该边缘处多截取的像素点数量是随着不同的缩放比而不同，因而该边缘处多截取的像素点数量作为图像分割参数可以通过MCU来传递给前端FPGA和后端FPGA。此处图像分割参数的获取过程可以是：MCU获知缩放比例后告知专用视频处理芯片，由专用视频出处理芯片反馈边缘处多截取的像素点数量至MCU，再由MCU告知前端FPGA和后端FPGA以供进行图像分割和图像拼接之用。
两个通道的经过分割后的图像数据从两个通道进入专用视频处理芯片之后，专用视频处理芯片通过处理通道2031、2033分别完成两个通道的视频图像的缩放和/或去隔行等处理之后，分别从两个通道输出，也即分别输出4K视频源图像的左边部分与右边部分分别对应的两个处理后图像，为了输出完整的4K视频图像，需要在后端FPGA完成处理后图像的拼接，将两个通道的处理后图像拼接成一个完整的4K图像后并最终按照视频发送器209的时序要求将视频图像数据输出。此处值得一提的是，对于前端FPGA，其图像数据输入输出所从采用的像素时钟不变；而对专用视频处理芯片，分割后图像数据例如以单个像素时钟内传送两个像素点的数据的方式从前端FPGA进入专用视频处理芯片，且处理后图像数据例如以单个像素时钟内传送一个像素点的数据的方式从专用视频处理芯片输出至后端FPGA。
综上所述，本实施例能够以较低的成本实现4K视频图像的输入与输出要求，并且能够实现较好的效果的缩放和/或去隔行处理，并且利用专用视频处理芯片较为成熟的算法。再者，由于与此装置配套的FPGA不需要实现较为复杂的算法，因此需要较少的RAM等资源，从而可以降低对FPGA的需求，可以用资源较少的芯片实现此装置，降低了系统的成本。
【第三实施例】
参见图3，本发明第三实施例提供的一种视频图像处理装置30，包括：可编程逻辑器件301、视频处理芯片303和可编程逻辑器件305。
具体地，视频处理芯片303连接在可编程逻辑器件301和可编程逻辑器件305之间。当然，本实施例的视频图像处理装置30还包括一些必要的辅助电路例如DDR存储器、Flash存储器、微控制器等等。
更具体地，视频处理芯片303配置有多个处理通道例如3031-3034，可编程逻辑器件301可以配置有图像分割模块，可编程逻辑器件305可以配置有带图像拼接功能的图像输出模块；如此一来，本实施例的视频图像处理装置30也可以执行前述第一实施例中的步骤S11、S13和S15。
承上述，在本实施例中，可编程逻辑器件301例如用于输出多路视频图像；视频处理芯片303例如用于通过多个处理通道分别对所述多路视频图像进行图像处理以得到多路处理后图像，其中所述图像处理包括缩放处理；以及可编程逻辑器件305例如用于对所述多路处理后图像进行拼接操作，以得到输出视频图像。
举例来说，本实施例使用单台视频图像处理装置30来实现大输出带载，例如可以实现单台装置/设备输出水平分辨率16384(对应4096*4)个像素点的带载能力，既可以满足普通屏幕的输出要求，也满足窄长屏条件下的输出要求，增强设备的应用性和适应性。具体而言，以可编程逻辑器件301、305分别为FPGA(为便于描述，以下分别成为前端FPGA和后端FPGA)、视频处理芯片303为带四个1080P处理能力的处理通道的专用视频处理芯片为例，前端FPGA能够接收一路或多路视频源(例如一路4K*2K视频源，一路4K*1K视频源+两路2K*1K视频源，四路2K*1K视频源等)进行必要处理(例如分割甚至裁剪)并输出四路视频图像，然后由视频处理芯片303的四个处理通道3031-3034分别处理四路视频图像例如进行缩放处理，以根据不同的屏幕大小处理为相应长度的视频图像。其中，各个处理通道3030-3034进行缩放等图像处理后输出的每一路处理后图像的分辨率大小满足：(Hactive+Hblank)*(Vactive+Vblank)*60＝165000000，且Hactive≤4096，其中Hactive表示水平分辨率，Hblank表示水平消隐值，Vactive表示垂直分辨率，Vblank表示垂直消隐值。举例来说，Hblank的取值典型地为160，Vblank的取值典型地为62。
承上述，由于本实施例的视频处理芯片303可处理四路视频图像并可同步输出，如此便可以通过后端FPGA进行拼接并输出到显示屏例如LED屏幕上，实现单台设备输出16348点带载。
综上所述，本实施例通过视频处理芯片内部处理及FPGA拼接可以实现超窄长屏输出，提高了单台设备的带载能力、适应性及应用场合，减少了资源浪费，节约了资金成本；其可以有效解决现有技术存在的以下问题：目前市面上的视频图像处理装置产品都是使用1080P、720P等最常用的分辨率输出，而市面上有很多窄长形状的屏幕并不能适应这种较为死板的输出分辨率，多数厂商基本使用多台设备拼接带载，这样不仅造成一定的画质损失，还造成了一定的资源浪费。
此外，可以理解的是，前述各个实施例仅为本发明的示例性说明，在技术特征不冲突、结构不矛盾、不违背本发明的发明目的前提下，各个实施例的技术方案可以任意组合、搭配使用。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和/或方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元/模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多路单元或模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元/模块可以是或者也可以不是物理上分开的，作为单元/模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多路网络单元上。可以根据实际的需要选择其中的部分或者全部单元/模块来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元/模块可以集成在一个处理单元/模块中，也可以是各个单元/模块单独物理存在，也可以两个或两个以上单元/模块集成在一个单元/模块中。上述集成的单元/模块既可以采用硬件的形式实现，也可以采用硬件加软件功能单元/模块的形式实现。
上述以软件功能单元/模块的形式实现的集成的单元/模块，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)的一个或多个处理器执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，简称ROM)、随机存取存储器(Random Access Memory，简称RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (15)

1.一种视频图像处理方法，其特征在于，包括：
将待处理视频图像分割成第一部分图像和第二部分图像，其中所述第一部分图像包含所述待处理视频图像的一半图像、且所述第二部分图像包含所述待处理视频图像的另一半图像；
由第一处理通道和第二处理通道并行地对所述第一部分图像和所述第二部分图像分别进行图像处理，以得到第一处理后图像和第二处理后图像，其中所述图像处理包括缩放处理；以及
对所述第一处理后图像和所述第二处理后图像进行拼接操作，以得到输出视频图像。
2.如权利要求1所述的视频图像处理方法，其特征在于，所述第一处理通道和所述第二处理通道运行在300MHZ时钟频率下对所述第一部分图像和所述第二部分图像分别进行所述图像处理。
3.如权利要求1所述的视频图像处理方法，其特征在于，所述待处理视频图像的像素时钟频率为所述图像处理采用的时钟频率的两倍。
4.如权利要求1所述的视频图像处理方法，其特征在于，所述第一部分图像的像素点数量大于所述待处理视频图像的所述一半图像的像素点数量，且所述第二部分图像的像素点数量大于所述待处理视频图像的所述另一半图像的像素点数量。
5.如权利要求1所述的视频图像处理方法，其特征在于，还包括：
根据缩放比例、所述第一部分图像在所述待处理视频图像中的起始位置和大小、和所述第二部分图像在所述待处理视频图像中的起始位置和大小，得到第一图像处理参数和第二图像处理参数并配置给所述第一处理通道和所述第二处理通道。
6.如权利要求1所述的视频图像处理方法，其特征在于，所述第一部分图像以单个像素时钟传输两个像素点的数据的方式进行传输，且所述第一处理后图像以单个像素时钟传输一个像素点的数据的方式进行传输。
7.如权利要求1所述的视频图像处理方法，其特征在于，还包括：
根据缩放比例获取视频图像分割参数，以供将所述待处理视频图像分割成所述第一部分图像和所述第二部分图像使用以及供所述拼接操作使用。
8.如权利要求1所述的视频图像处理方法，其特征在于，还包括：
将至少一第二待处理视频图像以一一对应方式发送至至少一第三处理通道进行图像处理，以得到至少一第三处理后图像；
相应地，所述对所述第一处理后图像和所述第二处理后图像进行拼接操作，以得到输出视频图像包括：对所述第一处理后图像、所述第二处理后图像和所述至少一第三处理后图像进行拼接操作，以得到输出视频图像；
其中，所述第一处理后图像、所述第二处理后图像和所述至少一第三处理后图像中的每一处理后图像的分辨率大小满足：(Hactive+Hblank)*(Vactive+Vblank)*60＝165000000，且Hactive≤4096，其中Hactive表示水平分辨率，Hblank表示水平消隐值，Vactive表示垂直分辨率，Vblank表示垂直消隐值。
9.一种视频图像处理装置，其特征在于，用于执行如权利要求1至8任意一项所述的视频图像处理方法，且包括：
图像分割模块，将待处理视频图像分割成第一部分图像和第二部分图像，其中所述第一部分图像包含所述待处理视频图像的一半图像、且所述第二部分图像包含所述待处理视频图像的另一半图像；
图像处理模块，用于由第一处理通道和第二处理通道并行地对所述第一部分图像和所述第二部分图像分别进行图像处理，以得到第一处理后图像和第二处理后图像，其中所述图像处理包括缩放处理；以及
图像输出模块，用于对所述第一处理后图像和所述第二处理后图像进行拼接操作，得到输出视频图像。
10.一种视频图像处理装置，其特征在于，包括：
微控制器；
第一可编程逻辑器件，连接所述微控制器以接受所述微控制器的控制，用于根据输入视频源得到待处理视频图像、并将所述待处理视频图像分割成第一部分图像和第二部分图像，其中所述第一部分图像包含所述待处理视频图像的一半图像、且所述第二部分图像包含所述待处理视频图像的另一半图像；
视频处理芯片，连接所述第一可编程逻辑器件并连接所述微控制器以接受所述微控制器的控制，用于使用多个处理通道分别对所述第一部分图像和所述第二部分图像进行图像处理以得到第一处理后图像和第二处理后图像，其中所述图像处理包括缩放处理；以及
第二可编程逻辑器件，连接所述视频处理芯片并连接所述微控制器以接受所述微控制器的控制，用于对所述第一处理后图像和所述第二处理后图像进行拼接操作以得到输出视频图像。
11.如权利要求10所述的视频图像处理装置，其特征在于，还包括：
视频接收器，连接所述第一可编程逻辑器件，其中所述视频接收器能够接收并解码水平分辨率不小于3840的视频源；以及
视频发送器，连接所述第二可编程逻辑器件，且用于对所述输出视频图像进行视频编码。
12.如权利要求10所述的视频图像处理装置，其特征在于，所述第一部分图像和所述第二部分图像分别以单个像素时钟传输两个像素点的数据的方式输出至所述视频处理芯片，所述第一处理后图像和第二处理后图像分别以单个像素时钟传输一个像素点的数据的方式输出至所述第二可编程逻辑器件。
13.如权利要求10所述的视频图像处理装置，其特征在于，所述微控制器用于发送缩放比例至所述视频处理芯片，接收所述视频处理芯片反馈的对应所述缩放比例的视频图像分割参数，以及将所述视频图像分割参数发送至所述第一可编程逻辑器件和所述第二可编程逻辑器件。
14.如权利要求10所述的视频图像处理装置，其特征在于，所述第一可编程逻辑器件还用于对输入视频源进行图像裁剪操作得到所述待处理视频图像。
15.一种视频图像处理装置，其特征在于，包括：
第一可编程逻辑器件，用于输出多路视频图像；
视频处理芯片，连接所述第一可编程逻辑器件，用于通过多个处理通道分别对所述多路视频图像进行图像处理以得到多路处理后图像，其中所述图像处理包括缩放处理；以及
第二可编程逻辑器件，连接所述视频处理芯片，用于对所述多路处理后图像进行拼接操作，以得到输出视频图像；
其中，每一路所述处理后图像的分辨率大小满足：(Hactive+Hblank)*(Vactive+Vblank)*60＝165000000，且Hactive≤4096，其中Hactive表示水平分辨率，Hblank表示水平消隐值，Vactive表示垂直分辨率，Vblank表示垂直消隐值。
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