CN111954070A - 一种基于fpga的视频分辨率转换方法及终端 - Google Patents

一种基于fpga的视频分辨率转换方法及终端 Download PDF

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刘世良
郑涛
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Shenzhen Zhouming Technology Co Ltd
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Abstract

本发明公开一种基于FPGA的视频分辨率转换方法及终端，对接收的第一分辨率的视频流数据进行解码，得到对应的比特流数据；根据所述第一分辨率和待转换的第二分辨率进行时钟域同步，确定所述第二分辨率对应的时钟信号；根据所述第一分辨率和第二分辨率将所述比特流数据拆分成第一预设个并行的第一比特流子数据；根据所述第二分辨率对应的时钟信号控制所述第一预设个并行的第一比特流子数据同步输出；过降低时钟频率和进行数据拆分的形式能够准确地对高时钟频率的视频信号进行正确分割并同步输出，实现对高时钟频率的视频信号的视频分辨率的转换，不仅适用于Video by one接口信号，也适用于HDMI/DP接口信号，具有良好的兼容性，大大降低设备更新和升级的成本。

Description

一种基于FPGA的视频分辨率转换方法及终端
技术领域
本发明涉及LED显示屏控制领域，尤其涉及一种基于FPGA的视频分辨率转换方法及终端。
背景技术
LED显示屏控制系统的视频输入目前都是4K分辨率级别，如果要输入8K分辨率级别的视频，则需要对8K视频进行分割，比如分割成4个4K视频进行处理，这一般需要一台专业的视频分割器。
目前涉及到视频分割的通常是从Video by one接口获取视频数据，然后进行分割。由于Video by one接口发送的数据时钟率一般较低，所以现有的视频分割方式是可行的。但是，如果接收的是HDMI/DP标准的视频流，比如是从HDMI2.1接口或DP 2.0接口接收视频流，则由于HDMI/DP标准的视频流的时钟频率都较高，则现有的视频分割方式并无法提供与其高的时钟频率适配的时钟信号，从而导致现有的视频分割方式对于从HDMI/DP标准的视频流并无法适用。
发明内容
本发明所要解决的技术问题是：提供一种基于FPGA的视频分辨率转换方法及终端，能够实现对高时钟频率的视频信号的视频分辨率的转换。
为了解决上述技术问题，本发明采用的一种技术方案为：
一种基于FPGA的视频分辨率转换方法，包括步骤：
S1、对接收的第一分辨率的视频流数据进行解码，得到对应的比特流数据；
S2、根据所述第一分辨率和待转换的第二分辨率进行时钟域同步，确定所述第二分辨率对应的时钟信号；
S3、根据所述第一分辨率和第二分辨率将所述比特流数据拆分成第一预设个并行的第一比特流子数据；
S4、根据所述第二分辨率对应的时钟信号控制所述第一预设个并行的第一比特流子数据同步输出。
为了解决上述技术问题，本发明采用的另一种技术方案为：
一种基于FPGA的视频分辨率转换终端，包括：
解码模块，用于对接收的第一分辨率的视频流数据进行解码，得到对应的比特流数据；
第一时钟域同步模块，用于根据所述第一分辨率和待转换的第二分辨率进行时钟域同步，确定所述第二分辨率对应的时钟信号；
第一拆分模块，用于根据所述第一分辨率和第二分辨率将所述比特流数据拆分成第一预设个并行的第一比特流子数据；
第一输出模块，用于根据所述第二分辨率对应的时钟信号控制所述第一预设个并行的第一比特流子数据同步输出。
本发明的有益效果在于：在FPGA内根据第一分辨率和待转换的第二分辨率进行时钟域同步，确定第二分辨率对应的时钟信号，并根据第一分辨率和第二分辨率对解码后的比特流数据进行拆分，拆分后的所有并行的比特流子数据在第二分辨率对应的时钟信号的控制下进行同步输出，基于FPGA，直接在现有的发送卡中添加代码就可以实现视频分辨率的转换，并且通过降低时钟频率和进行数据拆分的形式能够准确地对高时钟频率的视频信号进行正确分割并同步输出，实现对高时钟频率的视频信号的视频分辨率的转换，不仅适用于Video by one接口信号，也适用于HDMI/DP接口信号，具有良好的兼容性，大大降低设备更新和升级的成本。
附图说明
图1为本发明实施例的一种基于FPGA的视频分辨率转换方法的步骤流程图；
图2为本发明实施例的一种基于FPGA的视频分辨率转换终端的结构示意图；
图3为本发明实施例的一种基于FPGA的视频分辨率转换的FPGA模块的实现示意图；
图4为本发明实施例的接收子系统Receiver Subsystem解码后的信号时序图；
图5为本发明实施例的视频拆分模块Video Splitter的结构示意图；
图6为本发明实施例的8K分割示意图；
图7为本发明实施例的一种基于FPGA的视频分辨率转换方法的另一步骤流程图；
图8为本发明实施例的一种基于FPGA的视频分辨率转换终端的另一结构示意图。
具体实施方式
为详细说明本发明的技术内容、所实现目的及效果，以下结合实施方式并配合附图予以说明。
请参照图1，一种基于FPGA的视频分辨率转换方法，包括步骤：
S1、对接收的第一分辨率的视频流数据进行解码，得到对应的比特流数据；
S2、根据所述第一分辨率和待转换的第二分辨率进行时钟域同步，确定所述第二分辨率对应的时钟信号；
S3、根据所述第一分辨率和第二分辨率将所述比特流数据拆分成第一预设个并行的第一比特流子数据；
S4、根据所述第二分辨率对应的时钟信号控制所述第一预设个并行的第一比特流子数据同步输出。
从上述描述可知，本发明的有益效果在于：在FPGA内根据第一分辨率和待转换的第二分辨率进行时钟域同步，确定第二分辨率对应的时钟信号，并根据第一分辨率和第二分辨率对解码后的比特流数据进行拆分，拆分后的所有并行的比特流子数据在第二分辨率对应的时钟信号的控制下进行同步输出，基于FPGA，直接在现有的发送卡中添加代码就可以实现视频分辨率的转换，并且通过降低时钟频率和进行数据拆分的形式能够准确地对高时钟频率的视频信号进行正确分割并同步输出，实现对高时钟频率的视频信号的视频分辨率的转换，不仅适用于Video by one接口信号，也适用于HDMI/DP接口信号，具有良好的兼容性，大大降低设备更新和升级的成本。
进一步的，所述S1包括：
确定所述接收的第一分辨率的视频流数据的链路数；
根据所述链路数对所述接收的第一分辨率的视频流数据进行串并转换；
对串并转换后的视频流数据进行解码，确定对应的像素时钟信号以及像素有效信号，根据所述像素时钟信号和像素有效信号确定像素信号，根据所述像素信号确定与所述视频流数据对应的比特流数据。
由上述描述可知，根据第一分辨率的视频流数据的链路数进行串并转换，对串并转换后的视频流数据进行解码以确定对应的比特流数据，能够高效准确的实现对视频流数据的解码。
进一步的，所述S2包括：
确定所述第一分辨率对应的第一时钟信号；
根据所述第一时钟信号、所述第一分辨率和所述第二分辨率通过锁相环同步生成与所述第二分辨率对应的第二时钟信号，将所述第二时钟信号确定为所述第二分辨率对应的时钟信号。
由上述描述可知，通过锁相环技术能够高效准确地根据第一分辨率对应的第一时钟信号生成第二分辨率对应的第二时钟信号，不会造成时钟信号的漂移，时刻保证第一时钟信号与第二时钟信号之间转换的准确性与同步性。
进一步的，所述S3包括：
根据所述第一分辨率和第二分辨率之间的比例关系确定需要拆分成的第一比特流子数据的第一预设数目；
根据预设的拆分规则将所述第一比特流数据拆分成所述第一预设个第一比特流子数据；
将所述第一预设个第一比特流子数据并行且一一对应地输入第一预设个fifo。
由上述描述可知，fifo读写是异步操作，在第二分辨率对应的第二时钟信号的控制下，能够做到各个比特流子数据之间的严格同步输出，保证了视频分辨率转换的可靠性。
进一步的，所述步骤S4之后还包括：
S5、根据所述第二分辨率和待转换的第三分辨率进行时钟域同步，确定所述第三分辨率对应的时钟信号；
S6、根据所述第二分辨率和第三分辨率将每一个第一比特流子数据拆分成第二预设个并行的第二比特流子数据，并根据所述第三分辨率对应的时钟信号控制所有并行的第二比特流子数据同步输出。
由上述描述可知，当需要更低的帧率时，可以在增加一级时钟域同步和视频流拆分，进一步对第二分辨率的视频流进行拆分，能够适应各种不同的控制系统，提高了通用性与灵活度。
请参照图2，一种基于FPGA的视频分辨率转换终端，包括：
解码模块，用于对接收的第一分辨率的视频流数据进行解码，得到对应的比特流数据；
第一时钟域同步模块，用于根据所述第一分辨率和待转换的第二分辨率进行时钟域同步，确定所述第二分辨率对应的时钟信号；
第一拆分模块，用于根据所述第一分辨率和第二分辨率将所述比特流数据拆分成第一预设个并行的第一比特流子数据；
第一输出模块，用于根据所述第二分辨率对应的时钟信号控制所述第一预设个并行的第一比特流子数据同步输出。
由上述描述可知，本发明的有益效果在于：在FPGA内根据第一分辨率和待转换的第二分辨率进行时钟域同步，确定第二分辨率对应的时钟信号，并根据第一分辨率和第二分辨率对解码后的比特流数据进行拆分，拆分后的所有并行的比特流子数据在第二分辨率对应的时钟信号的控制下进行同步输出，基于FPGA，直接在现有的发送卡中添加代码就可以实现视频分辨率的转换，并且通过降低时钟频率和进行数据拆分的形式能够准确地对高时钟频率的视频信号进行正确分割并同步输出，实现对高时钟频率的视频信号的视频分辨率的转换，不仅适用于Video by one接口信号，也适用于HDMI/DP接口信号，具有良好的兼容性，大大降低设备更新和升级的成本。
进一步的，所述解码模块用于：
确定所述接收的第一分辨率的视频流数据的链路数；
根据所述链路数对所述接收的第一分辨率的视频流数据进行串并转换；
对串并转换后的视频流数据进行解码，确定对应的像素时钟信号以及像素有效信号，根据所述像素时钟信号和像素有效信号确定像素信号，根据所述像素信号确定与所述视频流数据对应的比特流数据。
由上述描述可知，根据第一分辨率的视频流数据的链路数进行串并转换，对串并转换后的视频流数据进行解码以确定对应的比特流数据，能够高效准确的实现对视频流数据的解码。
进一步的，所述第一时钟域同步模块用于：
确定所述第一分辨率对应的第一时钟信号；
根据所述第一时钟信号、所述第一分辨率和所述第二分辨率通过锁相环同步生成与所述第二分辨率对应的第二时钟信号，将所述第二时钟信号确定为所述第二分辨率对应的时钟信号。
由上述描述可知，通过锁相环技术能够高效准确地根据第一分辨率对应的第一时钟信号生成第二分辨率对应的第二时钟信号，不会造成时钟信号的漂移，时刻保证第一时钟信号与第二时钟信号之间转换的准确性与同步性。
进一步的，所述第一拆分模块用于：
根据所述第一分辨率和第二分辨率之间的比例关系确定需要拆分成的第一比特流子数据的第一预设数目；
根据预设的拆分规则将所述第一比特流数据拆分成所述第一预设个第一比特流子数据；
将所述第一预设个第一比特流子数据并行且一一对应地输入第一预设个fifo。
由上述描述可知，fifo读写是异步操作，在第二分辨率对应的第二时钟信号的控制下，能够做到各个比特流子数据之间的严格同步输出，保证了视频分辨率转换的可靠性。
进一步的，还包括：
第二时钟域同步模块，用于根据所述第二分辨率和待转换的第三分辨率进行时钟域同步，确定所述第三分辨率对应的时钟信号；
第二拆分模块，用于根据所述第二分辨率和第三分辨率将每一个第一比特流子数据拆分成第二预设个并行的第二比特流子数据；
第二输出模块，用于根据所述第三分辨率对应的时钟信号控制所有并行的第二比特流子数据同步输出。
由上述描述可知，当需要更低的帧率时，可以在增加一级时钟域同步和视频流拆分，进一步对第二分辨率的视频流进行拆分，能够适应各种不同的控制系统，提高了通用性与灵活度。
本发明上述基于FPGA的视频分辨率转换方法及终端可以适用于各种需要进行视频分辨率转换的场景，所接收的视频流信号可以来自各种不同的接口，比如Video by One接口，HDMI 2.1接口，DP 2.0接口等等，可以进行各种不同视频分辨率之间的转换，比如16K与8K的转换，8K与4K的转换，4K与2K的转换，8K与2K的转换等等，能够支持低延迟、输出严格同步、高分辨率和高像素位宽，以下通过具体的实施方式进行说明：
实施例一
请参照图1，一种基于FPGA(现场可编程逻辑阵列)的视频分辨率转换方法，包括步骤：
S1、对接收的第一分辨率的视频流数据进行解码，得到对应的比特流数据；
具体的，确定所述接收的第一分辨率的视频流数据的链路数；
根据所述链路数对所述接收的第一分辨率的视频流数据进行串并转换；
对串并转换后的视频流数据进行解码，确定对应的像素时钟信号以及像素有效信号，根据所述像素时钟信号和像素有效信号确定像素信号，根据所述像素信号确定与所述视频流数据对应的比特流数据；
S2、根据所述第一分辨率和待转换的第二分辨率进行时钟域同步，确定所述第二分辨率对应的时钟信号；
具体的，确定所述第一分辨率对应的第一时钟信号；
根据所述第一时钟信号、所述第一分辨率和所述第二分辨率通过锁相环同步生成与所述第二分辨率对应的第二时钟信号，将所述第二时钟信号确定为所述第二分辨率对应的时钟信号；
S3、根据所述第一分辨率和第二分辨率将所述比特流数据拆分成第一预设个并行的第一比特流子数据；
具体的，根据所述第一分辨率和第二分辨率之间的比例关系确定需要拆分成的第一比特流子数据的第一预设数目；
根据预设的拆分规则将所述第一比特流数据拆分成所述第一预设个第一比特流子数据；
将所述第一预设个第一比特流子数据并行且一一对应地输入第一预设个fifo，即第一比特流子数据与fifo一一对应；
S4、根据所述第二分辨率对应的时钟信号控制所述第一预设个并行的第一比特流子数据同步输出；
以图3所示的模块框图为例，4个链路lane(lane 0、lane 1、lane 2、lane3)的8K@60fps信号经过FPGA内部的4路Receiver SerDes(高速收发器串并转换)进行串并转换后形成4路40bits的并行数据；
然后4路40bits的并行数据输出至接收子系统Receiver Subsystem，由接收子系统对所述并行数据进行解码，解析出像素时钟信号Pixel Clock、像素有效信号PixelValid和像素数据Pixel Data，解码后这些信号的时序图如图4所示，从图中可以看到，一个Pixel Clock会输出4个Pixel data，如果分辨率或者帧率加大，则一个Pixel Clock会输出更多的Pixel data，比如8个，为了提高解码速度，可以在FPGA内调整解接收子系统Receiver Subsystem的运行时钟，另外，也可以基于FPGA的并行加速技术，提高模块工作吞吐速率，比如HDMI2.1的FRL(fixed rate link)解帧，可以采用2个相同解帧模块同步并行工作，提高解帧速率，也可以直接提高解帧模块时钟；
解码后得到的比特流数据Pixel data[95:0]会输入到视频拆分模块VideoSplitter，视频拆分模块Video Splitter的结构示意图如图5所示，通过4路并行的fifo把8K@60fps和4K@60fps进行时钟域同步，并同步输出4路4K@fps视频信号；
视频拆分模块Video Splitter主要完成两个时钟域的转化，并把数据做并行拆分，比如对于从8K的时钟域转到4K的时钟域，通过4路fifo把data[95:0]做并行拆分，拆分后并行输入到4个fifo，这样data[95:0]就被拆成{data[95:72],data[71:48],data[47:24],data[23:0]}，同时生成4K帧所需的帧控制信号，时钟的转换生成通过PLL完成，4K帧的帧控制信号以及读取fifo的读控制信号都是同步在4K的时钟域，加以时序约束控制，4路4K可以做到严格同步输出；
具体的，视频拆分模块Video Splitter由PLL、4个fifo、读写控制模块和4K@60fps时序控制器组成：
首先，8K@60fps视频的Pixel clock信号经过PLL同步生成4K@60fps所需的时钟，fifo读写是异步操作，写端口逻辑同步于8K@60fps，8K@60fps是streaming master接口，除了Pixel Clock和Pixel valid外，还有streaming握手信号,包括准备信号、帧起始信号和帧结束信号等，在握手后8K@60fps视频数据信号按照图6的分割方式进行分割并分别进入4个并行fifo，fifo深度设置在16或者32个像素大小，比如一个像素是24个bits，也就是3个byte，那么fifo深度可以设置在64或者128byte即可，其中fifo的深度可以进行动态调整以控制RAM资源使用；
8K@60fps的Pixel clock经过PLL同步生成4K@60fps所需的Pixel clock，由于8K@60fps Video streaming传输Pixel信号可以默认为2400MHz，所以8K@60fps经过ReceiverSerdes和Receiver Subsystem恢复出的时钟提供给4K@60fps是600MHz.；
4K@60fps时序模块就以这个时钟为基准产生4个完全同步的4K@60fps帧控制信号，包括行和场同步、像素数据有效信号和像素数据信号；
帧控制信号产生fifo读控制逻辑，并从fifo中读取数据提供给4k@60fps像素数据输出。
实施例二
本实施例与实施例一的不同在于，可以再级联一个Video Splitter模块，比如，如果控制系统的输入只能接受更低的帧率，可以考虑再增加一级Video Splitter模块，把输出帧率降低到2K@60fps；
具体的，如图7所示，所述步骤S4之后还包括：
S5、根据所述第二分辨率和待转换的第三分辨率进行时钟域同步，确定所述第三分辨率对应的时钟信号；
S6、根据所述第二分辨率和第三分辨率将每一个第一比特流子数据拆分成第二预设个并行的第二比特流子数据，并根据所述第三分辨率对应的时钟信号控制所有并行的第二比特流子数据同步输出；
比如要将8K转换成2K，则可以先将其转换成4K，然后再将每一路4K转换成2K。
实施例三
请参照图2，一种基于FPGA的视频分辨率转换终端，包括：
解码模块，用于对接收的第一分辨率的视频流数据进行解码，得到对应的比特流数据；
具体的，确定所述接收的第一分辨率的视频流数据的链路数；
根据所述链路数对所述接收的第一分辨率的视频流数据进行串并转换；
对串并转换后的视频流数据进行解码，确定对应的像素时钟信号以及像素有效信号，根据所述像素时钟信号和像素有效信号确定像素信号，根据所述像素信号确定与所述视频流数据对应的比特流数据；
第一时钟域同步模块，用于根据所述第一分辨率和待转换的第二分辨率进行时钟域同步，确定所述第二分辨率对应的时钟信号；
具体的，确定所述第一分辨率对应的第一时钟信号；
根据所述第一时钟信号、所述第一分辨率和所述第二分辨率通过锁相环同步生成与所述第二分辨率对应的第二时钟信号，将所述第二时钟信号确定为所述第二分辨率对应的时钟信号；
第一拆分模块，用于根据所述第一分辨率和第二分辨率将所述比特流数据拆分成第一预设个并行的第一比特流子数据；
具体的，根据所述第一分辨率和第二分辨率之间的比例关系确定需要拆分成的第一比特流子数据的第一预设数目；
根据预设的拆分规则将所述第一比特流数据拆分成所述第一预设个第一比特流子数据；
将所述第一预设个第一比特流子数据并行且一一对应地输入第一预设个fifo，即第一比特流子数据与fifo一一对应；
第一输出模块，用于根据所述第二分辨率对应的时钟信号控制所述第一预设个并行的第一比特流子数据同步输出；
以图3所示的模块框图为例，4个链路lane(lane 0、lane 1、lane 2、lane3)的8K@60fps信号经过FPGA内部的4路Receiver SerDes(高速收发器串并转换)进行串并转换后形成4路40bits的并行数据；
然后4路40bits的并行数据输出至接收子系统Receiver Subsystem，由接收子系统对所述并行数据进行解码，解析出像素时钟信号Pixel Clock、像素有效信号PixelValid和像素数据Pixel Data，解码后这些信号的时序图如图4所示，从图中可以看到，一个Pixel Clock会输出4个Pixel data，如果分辨率或者帧率加大，则一个Pixel Clock会输出更多的Pixel data，比如8个；
解码后得到的比特流数据Pixel data[95:0]会输入到视频拆分模块VideoSplitter，视频拆分模块Video Splitter的结构示意图如图5所示，通过4路并行的fifo把8K@60fps和4K@60fps进行时钟域同步，并同步输出4路4K@fps视频信号；
视频拆分模块Video Splitter主要完成两个时钟域的转化，并把数据做并行拆分，比如对于从8K的时钟域转到4K的时钟域，通过4路fifo把data[95:0]做并行拆分，拆分后并行输入到4个fifo，这样data[95:0]就被拆成{data[95:72],data[71:48],data[47:24],data[23:0]}，同时生成4K帧所需的帧控制信号，时钟的转换生成通过PLL完成，4K帧的帧控制信号以及读取fifo的读控制信号都是同步在4K的时钟域，加以时序约束控制，4路4K可以做到严格同步输出。
实施例四
请参照图8，本实施例与实施例三的不同在于，还包括：
第二时钟域同步模块，用于根据所述第二分辨率和待转换的第三分辨率进行时钟域同步，确定所述第三分辨率对应的时钟信号；
第二拆分模块，用于根据所述第二分辨率和第三分辨率将每一个第一比特流子数据拆分成第二预设个并行的第二比特流子数据；
第二输出模块，用于根据所述第三分辨率对应的时钟信号控制所有并行的第二比特流子数据同步输出；
即本实施例适用于如果控制系统的输入只能接受更低的帧率，可以考虑再增加一级Video Splitter模块的应用场景；
根据实际情况需要，可以根据具体控制系统能够接受的帧率进行一级或多级Video Splitter模块的添加。
综上所述，本发明提供的一种基于FPGA的视频分辨率转换方法及终端，在FPGA内根据第一分辨率和待转换的第二分辨率通过PLL进行时钟域同步，确定第二分辨率对应的时钟信号，并根据第一分辨率和第二分辨率对解码后的比特流数据进行拆分，拆分后的所有并行的比特流子数据输入异步操作的fifo并在第二分辨率对应的时钟信号的控制下进行同步输出，并且可以进行多级时钟域同步和数据拆分的级联以实现各种不同的分辨率的转换，基于FPGA，直接在现有的发送卡中添加代码就可以实现视频分辨率的转换，不需要消耗外部存储资源以及内部过多的Memory资源，能够给实现第延迟同步(小于1帧)，并且通过降低时钟频率和进行数据拆分的形式能够准确地对高时钟频率的视频信号进行正确分割并同步输出，实现对高时钟频率的视频信号的视频分辨率的转换，替代了分屏器的部分功能，能够实现严格精准的同步，不仅适用于Video by one接口信号，也适用于HDMI/DP接口信号，具有良好的兼容性，大大降低设备更新和升级的成本。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种基于FPGA的视频分辨率转换方法，其特征在于，包括步骤：
S1、对接收的第一分辨率的视频流数据进行解码，得到对应的比特流数据；
S2、根据所述第一分辨率和待转换的第二分辨率进行时钟域同步，确定所述第二分辨率对应的时钟信号；
S3、根据所述第一分辨率和第二分辨率将所述比特流数据拆分成第一预设个并行的第一比特流子数据；
S4、根据所述第二分辨率对应的时钟信号控制所述第一预设个并行的第一比特流子数据同步输出。
2.根据权利要求1所述的一种基于FPGA的视频分辨率转换方法，其特征在于，所述S1包括：
确定所述接收的第一分辨率的视频流数据的链路数；
根据所述链路数对所述接收的第一分辨率的视频流数据进行串并转换；
对串并转换后的视频流数据进行解码，确定对应的像素时钟信号以及像素有效信号，根据所述像素时钟信号和像素有效信号确定像素信号，根据所述像素信号确定与所述视频流数据对应的比特流数据。
3.根据权利要求1所述的一种基于FPGA的视频分辨率转换方法，其特征在于，所述S2包括：
确定所述第一分辨率对应的第一时钟信号；
根据所述第一时钟信号、所述第一分辨率和所述第二分辨率通过锁相环同步生成与所述第二分辨率对应的第二时钟信号，将所述第二时钟信号确定为所述第二分辨率对应的时钟信号。
4.根据权利要求1至3中任一项所述的一种基于FPGA的视频分辨率转换方法，其特征在于，所述S3包括：
根据所述第一分辨率和第二分辨率之间的比例关系确定需要拆分成的第一比特流子数据的第一预设数目；
根据预设的拆分规则将所述第一比特流数据拆分成所述第一预设个第一比特流子数据；
将所述第一预设个第一比特流子数据并行且一一对应地输入第一预设个fifo。
5.根据权利要求1至3中任一项所述的一种基于FPGA的视频分辨率转换方法，其特征在于，所述步骤S4之后还包括：
S5、根据所述第二分辨率和待转换的第三分辨率进行时钟域同步，确定所述第三分辨率对应的时钟信号；
S6、根据所述第二分辨率和第三分辨率将每一个第一比特流子数据拆分成第二预设个并行的第二比特流子数据，并根据所述第三分辨率对应的时钟信号控制所有并行的第二比特流子数据同步输出。
6.一种基于FPGA的视频分辨率转换终端，其特征在于，包括：
解码模块，用于对接收的第一分辨率的视频流数据进行解码，得到对应的比特流数据；
第一时钟域同步模块，用于根据所述第一分辨率和待转换的第二分辨率进行时钟域同步，确定所述第二分辨率对应的时钟信号；
第一拆分模块，用于根据所述第一分辨率和第二分辨率将所述比特流数据拆分成第一预设个并行的第一比特流子数据；
第一输出模块，用于根据所述第二分辨率对应的时钟信号控制所述第一预设个并行的第一比特流子数据同步输出。
7.根据权利要求6所述的一种基于FPGA的视频分辨率转换终端，其特征在于，所述解码模块用于：
确定所述接收的第一分辨率的视频流数据的链路数；
根据所述链路数对所述接收的第一分辨率的视频流数据进行串并转换；
对串并转换后的视频流数据进行解码，确定对应的像素时钟信号以及像素有效信号，根据所述像素时钟信号和像素有效信号确定像素信号，根据所述像素信号确定与所述视频流数据对应的比特流数据。
8.根据权利要求6所述的一种基于FPGA的视频分辨率转换终端，其特征在于，所述第一时钟域同步模块用于：
确定所述第一分辨率对应的第一时钟信号；
根据所述第一时钟信号、所述第一分辨率和所述第二分辨率通过锁相环同步生成与所述第二分辨率对应的第二时钟信号，将所述第二时钟信号确定为所述第二分辨率对应的时钟信号。
9.根据权利要求6至8中任一项所述的一种基于FPGA的视频分辨率转换终端，其特征在于，所述第一拆分模块用于：
根据所述第一分辨率和第二分辨率之间的比例关系确定需要拆分成的第一比特流子数据的第一预设数目；
根据预设的拆分规则将所述第一比特流数据拆分成所述第一预设个第一比特流子数据；
将所述第一预设个第一比特流子数据并行且一一对应地输入第一预设个fifo。
10.根据权利要求6至8中任一项所述的一种基于FPGA的视频分辨率转换终端，其特征在于，还包括：
第二时钟域同步模块，用于根据所述第二分辨率和待转换的第三分辨率进行时钟域同步，确定所述第三分辨率对应的时钟信号；
第二拆分模块，用于根据所述第二分辨率和第三分辨率将每一个第一比特流子数据拆分成第二预设个并行的第二比特流子数据；
第二输出模块，用于根据所述第三分辨率对应的时钟信号控制所有并行的第二比特流子数据同步输出。
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