CN114339107A - 一种降低vbo信号速率的方法、装置及测试设备 - Google Patents

Abstract

本发明采用的技术方案是：一种降低VBO信号速率的方法、装置及测试设备，该方法包括以下步骤：获取视频信号，通过解析获得像素数据和像素时钟，降低像素时钟的频率；根据像素时钟的频率降低比例控制饶码使能信号的状态；采用VBO协议对像素数据进行编码；根据饶码使能信号选择输出经过饶码的像素数据或无效数据；在连续的多个时钟周期，根据饶码使能信号重复输出经过8B10B编码的饶码后的像素数据；根据饶码使能信号对经过8B10B编码的饶码后的像素数据进行扩位和分拆并输出至收发器；收发器将接收到的像素数据发送至VBO信号接收设备。本发明可实现各种不同的分辨率VBO屏幕与FPGA输出速率的适配。

Description

一种降低VBO信号速率的方法、装置及测试设备

技术领域

本发明属于信号处理技术领域，具体涉及一种降低VBO信号速率的方法、装置及测试设备。

背景技术

V-By-One，简称VBO，是一种面向图像信息传输的数字接口标准技术。因该技术最大可以支持4.0Gbps高速信号传输，并且由于其特有的编码方式避免了接收端数据与时钟间的时滞问题，所以VBO技术广泛应用于超高清液晶电视领域，使得超薄超窄电视成为可能。

随着目前屏幕的种类越来越多，VBO接口屏幕的点屏需求也越来越多，VBO接口屏幕的点屏速率需求也慢慢的越来越低。然而目前而言，所有的fpga的transceiver都有最大速率和最小速率的限制。

现有技术中，VBO屏幕需要的点屏速率往往低于FPGA芯片的transceiver最小速率的速率。在FPGA芯片使用VBO技术传输视频信息的时候，需要使用到transceiver通道，并且经常会使用多transceiver通道点屏，多达32lane或者64lane传输视频信息。在这种多通道点屏，且视频内容是一些分辨率不是很高或者频率很低的时候，会出现VBO屏幕的transceiver的速率低于fpga芯片限制的最小速率，在这种情况下，常用的做法是增大点屏所需要分辨率的消隐区，使fpga芯片的transceiver速率能在规定的范围内。但是这种增大分辨率消隐区的做法，并不能正确的检测出屏幕在各种分辨率下的点屏真实情况。

发明内容

本发明的目的就是为了解决上述背景技术存在的不足，提供一种降低VBO信号速率的方法、装置及测试设备，以适配VBO屏幕各种不同的分辨率点屏。

本发明采用的技术方案是：一种降低VBO信号速率的方法，包括以下步骤：

获取视频信号，通过解析获得像素数据和像素时钟，降低像素时钟的频率；

采用VBO协议，根据降低后的像素时钟对像素数据进行编码；

根据mac时钟和像素时钟的频率降低比例控制饶码使能信号的状态；

根据mac时钟对编码后的像素数据进行饶码，根据饶码使能信号选择输出经过饶码的像素数据或无效的像素数据；

根据mac时钟对饶码后的像素数据进行8B10B编码，在连续的多个时钟周期，根据饶码使能信号重复输出经过8B10B编码的像素数据；

根据饶码使能信号对8B10B编码后的像素数据进行扩位和分拆，并输出至收发器；

收发器根据mac时钟将接收到的像素数据发送至VBO信号接收设备。

上述技术方案中，原始的像素时钟的频率是降低后的像素时钟的频率的N倍，N取大于1的整数。

上述技术方案中，根据mac时钟和像素时钟的频率降低比例控制饶码使能信号的状态的过程包括：在每N个连续的时钟周期中，第一个时钟周期对应的饶码使能信号为有效，第2至N个时钟周期对应的饶码使能信号为无效；所述时钟周期为mac时钟周期。

上述技术方案中，根据mac时钟对编码后的像素数据进行饶码，根据饶码使能信号选择输出经过饶码的像素数据或无效的像素数据的过程包括：当任一个时钟周期对应的饶码使能信号为有效时，保留该时钟周期对应的像素数据；当任一个时钟周期对应的饶码使能信号为无效时，将该时钟周期的像素数据更换为上一个时钟周期的像素数据；根据mac时钟对每个时钟周期的像素数据进行饶码；当任一个时钟周期对应的饶码使能信号为有效时，输出该时钟周期饶码后的像素数据；当任一个时钟周期对应的饶码使能信号为无效时，输出无效的像素数据。

上述技术方案中，根据mac时钟对饶码后的像素数据进行8B10B编码，在连续的多个时钟周期，根据饶码使能信号重复输出经过8B10B编码的像素数据的过程包括：根据mac时钟对经过饶码的像素数据或无效的像素数据进行8B10B编码；当任一个时钟周期对应的饶码使能信号为有效时，输出该时钟周期经过8B10B编码的像素数据；当任一个时钟周期对应的饶码使能信号为无效时，重复输出上一个时钟周期输出的经过8B10B编码的像素数据。

上述技术方案中，根据饶码使能信号对经过8B10B编码的像素数据扩位的过程包括：当任一个时钟周期对应的饶码使能信号为有效时，将该时钟周期的像素数据进行扩位。

上述技术方案中，根据饶码使能信号对经过8B10B编码的像素数据扩位的过程包括：当任一个时钟周期对应的饶码使能信号为有效时，将该时钟周期经过8B10B编码的像素数据扩位N倍。

上述技术方案中，对8B10B编码后的像素数据进行分拆并输出的过程包括：当任一个时钟周期对应的饶码使能信号为有效时，将该时钟周期扩位后的像素数据分拆为N个；在每N个连续的时钟周期中，在第一个时钟周期输出该时钟周期对应的扩位后的像素数据的低20bit位数据，在第n个时钟周期输出第一个时钟周期对应的扩位后的像素数据20*（n-1）bit至20*nbit位数据；其中n=2,...,N。n的取值为2-N区间中的任一整数。

本发明还提供了一种降低VBO信号速率的装置，包括VBO协议编码模块、饶码模块、8B10B编码模块、传输模块和收发器；

所述VBO协议编码模块用于获取视频信号，通过解析获得像素数据和像素时钟，降低像素时钟的频率；并采用VBO协议对像素数据进行编码后发送至饶码模块；

所述饶码模块用于根据mac时钟和像素时钟的频率降低比例控制饶码使能信号的状态；还用于根据mac时钟对编码后的像素数据进行饶码，根据饶码使能信号选择输出经过饶码的像素数据或无效的像素数据；

所述8B10B编码模块用于根据mac时钟对饶码后的像素数据进行8B10B编码，在连续的多个时钟周期，根据饶码使能信号重复输出经过8B10B编码的像素数据；

所述传输模块用于根据饶码使能信号对经过8B10B编码的饶码后的像素数据进行扩位和分拆，并输出至收发器；

收发器用于根据mac时钟将接收到的像素数据发送至VBO信号接收设备。

本发明还提供了一种测试设备，包括存储器，用于存储计算机程序；和处理器，用于执行所述计算机程序，以执行上述技术方案所述的降低VBO信号速率的方法。

本发明的有益效果是：本发明能突破fpga芯片的transceiver速率限制，有效降低transceiver的速率。本发明可以根据不同的VBO屏幕的分辨率点屏需求，设置不同的像素时间降速比例，以适用于VBO技术传输图像信息的各种需求，能满足一些fpga不能实现的点屏要求，能更加全面是检测出屏幕的点屏特性。本发明根据设定像素时间降速比例，重新设置饶码使能信号的状态，并基于饶码使能信号对连续的时钟周期内的像素数据进行替换处理，保证VBO协议中的饶码程序在跨时钟域执行的有效性。同时，饶码结束后基于饶码使能信号将连续的时钟周期内的部分像素数据替换为无效数据，使得VBO协议中的8B10B编码程序在跨时钟域执行的有效性。本发明经过8B10B编码后输出的像素数据为连续的，通过扩位和分拆操作，保证最后输出至transceiver的像素数据为可正常读取的像素数据，不丢失视频信号的内容，同时实现了频率的有效降低，以适配VBO接收设备的速率需求。

附图说明

图1为本发明的方法流程示意图；

图2为本发明的装置模块示意图；

图3为本发明的时钟域示意图；

图4为具体实施例的饶码使能信号示意图；

图5为具体实施例的饶码和8B10B编码过程示意图;

图6为具体实施例的扩位和分拆操作示意图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步的详细说明，便于清楚地了解本发明，但它们不对本发明构成限定。

如图1所示，本发明采用的技术方案是：一种降低VBO信号速率的方法，包括以下步骤：

获取视频信号，通过解析获得像素数据和像素时钟，降低像素时钟的频率；

根据降低后的像素时钟，采用VBO协议对像素数据进行编码；

根据mac时钟和像素时钟的频率降低比例控制每个时钟周期对应的饶码使能信号的状态；

根据mac时钟对编码后的像素数据进行饶码，每个时钟周期根据其对应的饶码使能信号的状态选择输出该时钟周期经过饶码的像素数据或无效的像素数据；

根据mac时钟对饶码后的像素数据进行8B10B编码，每个时钟周期根据其对应的饶码使能信号的状态选择输出该时钟周期经过8B10B编码的像素数据或者上个像素时钟输出的经过8B10B编码的像素数据；

根据饶码使能信号的状态对经过8B10B编码的像素数据进行扩位和分拆并输出至收发器；

收发器将接收到的像素数据发送至VBO信号接收设备。

如图2所示，本发明提供了一种降低VBO信号速率的装置，包括VBO协议编码模块、饶码模块、8B10B编码模块、传输模块和收发器；

所述VBO协议编码模块用于获取视频信号，通过解析获得像素数据和像素时钟，降低像素时钟的频率；根据降低后的像素时钟，采用VBO协议对像素数据进行编码后发送至饶码模块；

所述饶码模块用于根据mac时钟和像素时钟的频率降低比例控制每个时钟周期对应的饶码使能信号的状态；还用于根据mac时钟对接收到的像素数据进行饶码；根据饶码使能信号选择输出经过饶码的像素数据或无效数据，并同步输出饶码使能信号；

所述8B10B编码模块用于对接收到的饶码后的像素数据进行8B10B编码，并根据饶码使能信号周期性重复输出经过8B10B编码的像素数据，并同步输出饶码使能信号；

所述传输模块用于根据饶码使能信号对经过8B10B编码的像素数据进行扩位和分拆，并输出至收发器；

收发器用于将接收到的像素数据mac时钟信号和发送至VBO信号接收设备。

如图2所示，本发明提供了一种测试设备，包括存储器，用于存储计算机程序；和处理器，用于执行所述计算机程序，以执行上述技术方案所述的降低VBO信号速率的方法。

下面结合具体实施例对本发明作进一步说明。具体实施例是通过以下步骤实现降低FPGA的transceiver中VBO信号最小速率：

第一步，VBO协议编码模块获取视频信号，通过解析获得对应的像素数据和像素时钟，降低像素时钟的频率，原始的像素时钟的频率是降低后的像素时钟的频率的N倍，N取大于1的整数。本具体实施例中，N取值为2，即原始的像素时钟频率为降低后的像素时钟的两倍，降低后的像素时钟频率为原始时钟的二分之一。其中，通过iic配置可编程时钟晶振降低像素时钟。

第二步，根据降低后的像素时钟更改VBO协议编码模块中的VBO点屏协议，并采用更改的VBO点屏协议对像素数据进行编码。常规的VBO协议的编码中，最后一个步骤是饶码，本具体实施中饶码模块依然采用mac时钟执行饶码操作。所述mac时钟保持不变。所以，如图3所示，VBO协议编码模块中在饶码模块之前的程序模块处于降低后的像素时钟的时钟域，采用降低后的像素时钟；饶码模块、8B10B编码模块、传输模块和收发器（即transceiver）处于原始的mac时钟域，采用原始的mac时钟。由于降低后的像素时钟的频率为原始像素时钟的频率的二分之一，而transceiver的mac时钟没有变化，所以在跨时钟域之后的数据计数器就增大了两倍，即之前的计数器是3,4,5就归零循环计数，现在计数到6,8,10就归零循环计数。

常规的VBO协议的编码中，饶码模块产生的绕码使能信号就是一直都是有效的。由于本具体实施例降低了像素时钟频率，故本具体实施例的饶码模块根据像素时钟降低的比例关系，控制饶码使能信号的状态。

具体地，本发明产生绕码使能信号是根据像素时钟降低的比例确定的。将所有的时钟周期以每连续N个分为一组：在每N个连续的时钟周期中，第一个时钟周期对应的饶码使能信号为有效，第2至N个时钟周期对应的饶码使能信号为无效；以此类推，第N+1个时钟周期对应的饶码使能信号为有效，第N+2至2N个时钟周期对应的饶码使能信号为无效。由于饶码使能信号在饶码使能模块中产生，上述时钟周期根据mac时钟设置。后续步骤所采用时钟周期均为VBO协议中原始配置的mac时钟周期。

本具体实施例中，原始的像素时钟频率为降低后的像素时钟的两倍。如图4所示，两个连续的mac时钟周期内，第一个时钟周期对应的饶码使能信号是有效的，第二个时钟周期对应的饶码使能信号是无效的。

如果原始的像素时钟频率为降低后的像素时钟的3倍，则3个连续的mac时钟周期内，第一个时钟周期对应的饶码使能信号是有效的，第2-3个时钟周期对应的饶码使能信号是无效的。

如图5所示，饶码模块根据mac时钟域的计数器，通过VBO协议编码模块的缓存器选择连续两个时钟周期的像素数据中的第一个时钟周期的像素数据进入饶码模块，同时打开饶码模块的使能，以生成有效的饶码使能信号，并在第二个时钟周期的像素数据进入饶码模块的时刻，关闭饶码模块的使能，以生成无效的饶码使能信号，同时把第二个时钟周期的像素数据更换成与第一个时钟周期的像素数据一样。饶码模块执行完上述程序后再继续获取连续两个时钟周期的像素数据，再次执行上述程序。

故进入饶码模块的像素数据，每2个连续的时钟周期的像素数据内容相同（可以认为每4个连续的时钟周期中，第一个时钟周期和第二个时钟周期的像素数据内容相同，第三个时钟周期和第四个时钟周期的像素数据内容相同）；且每2个连续的时钟周期中，第一个时钟周期对应的饶码使能信号为有效，第二个像素周期时钟对应的饶码使能信号为无效。所述饶码使能信号高电平有效，低电平无效。

针对进入饶码模块的像素数据，饶码模块根据mac时钟执行饶码程序。执行结束后，当任一个时钟周期对应的饶码使能信号为有效时，输出该时钟周期饶码后的像素数据至8B10B编码模块；当任一个时钟周期对应的饶码使能信号为无效时，输出无效数据至8B10B编码模块。同时把生成的饶码使能信号同步发送至饶码模块。

具体地，饶码模块在饶码使能打开的时刻，即饶码使能信号为高电平时，把饶码使能信号为高电平时对应的时钟周期饶码后的像素数据发送至8B10B编码模块；在饶码使能关闭的时刻，即饶码使能信号为低电平时，把饶码使能信号为低电平时对应的时钟周期的像素数据主动更改为16'haaaa（此数据显示的是16进制的无效数据）。

设置为16'haaaa的原因，是因为此数据不会改变8B10B编码的RD。饶码使能信号为高电平时，输出经过饶码后的正常像素数据。所以饶码模块最终输出的像素数据，在每2个连续的时钟周期中，第一个时钟周期输出的为经过饶码后的正常像素数据，第二个时钟周期为输出的为16进制的无效数据。

饶码模块输出的所有数据以及饶码使能信号均进入8B10B编码模块，8B10B编码模块根据mac时钟对进入8B10B编码模块的所有数据执行8B10B编码程序。8B10B编码模块在有饶码模块使能的时刻，即饶码使能信号为高电平时，记录下对应的时钟周期下经过8B10B编码的像素数据，并输出至传输模块；在饶码模块使能关闭的时刻，即饶码使能信号为低电平时，把前一个时钟周期记录下的像素数据复制给当下时钟周期的像素数据并记录，然后输出至传输模块。所以本具体实施例中，8B10B编码模块输出至传输模块的像素数据，每2个连续的时钟周期的像素数据内容相同。8B10B编码模块同步将接收到的饶码使能信号传递至传输模块。

第三步，传输模块在饶码模块使能关闭的时刻，即饶码使能信号为低电平时，删除对应的时钟周期的像素数据。该删除操作可以选择性执行。在删除操作执行完毕后，传输模块在饶码模块使能的时刻，即饶码使能信号为高电平时，将对应的时钟周期的像素数据扩位成两倍。在扩位操作执行完毕后，将每一个时钟周期内的像素数据平均分拆为2个后输出至收发器。

具体地，在每2个连续的时钟周期中，传输模块删除第二个时钟周期的的像素数据，如图5所示。如图6所示，将第一个时钟周期的像素数据扩位成两倍，即把每一个bit位的数据，都扩充到两个bit上。

比如像素数据是20’b0101_0101_0101_0101_0101，扩位成40’b0101_0101_0101_0101_0101_0101_0101_0101_0101。然后传输模块将扩位后的像素数据分拆成两个20’b0101_0101_0101_0101_0101数据进行输出。

然后将已经扩位且分拆的像素数据，根据饶码的使能，规律地放进收发器输出。

具体地，在2个连续的时钟周期内，饶码使能信号为高电平的时刻，即第一个时钟周期，把第一个时钟周期的扩位后的像素数据中的低20位数据发送至transceiver；饶码使能信号为低电平的时刻，即第二个时钟周期，把第一个时钟周期的扩位后的像素数据中的高20位数据发送至transceiver。

如果原始的像素时钟频率为降低后的像素时钟的3倍，则在3个连续的mac时钟内，第一个时钟周期对应的饶码使能信号是有效的，第2-3个时钟周期对应的饶码使能信号是无效的；则分拆时把第一个时钟周期扩位后的像素数据分拆成三个数据，其中低20bit位作为第一个时钟周期的像素数据输出，20bit到40bit位为第二个时钟周期的像素数据输出。高20bit为第三个时钟周期的像素数据输出。

第四步，收发器（即transceiver）将接收到的像素数据根据mac时钟，通过transceiver接口发送至VBO信号接收设备。

VBO协议模块、饶码模块、8B10B编码模块和传输模块和收发器可配置于FPGA，并执行上述方法步骤。在上述VBO协议模块流转的视频信号的时钟信号为降低后的像素时钟；饶码模块、8B10B编码模块和传输模块和收发器中流转的视频信号的时钟信号为原始VBO协议中配置的mac时钟。上述像素数据经过FPGA上述程序处理后，从transceiver出来的像素数据，连续两个时钟周期的像素数据是相同的。即原始的视频信号中，某个时钟周期对应的像素数据为1234，在transceiver中，是经过VBO协议编码后以1122，3344这种方式传输出去，从而实现了VBO信号降速的处理。比如，之前是2Gbps的速率，就可以降低一倍为1Gbps，之前是1.6Gbps的速率降低至800Mbps。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。

最后应当说明的是:以上实施例仅用于说明本发明的技术方案而非对其保护范围的限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解:本领域技术人员阅读本发明后依然可对发明的具体实施方式进行种种变更、修改或者等同替换，但这些变更、修改或者等同替换，均在发明待批的权利要求保护范围之内。

本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (10)

1.一种降低VBO信号速率的方法，其特征在于：包括以下步骤：

获取视频信号，通过解析获得像素数据和像素时钟，降低像素时钟的频率；

采用VBO协议，根据降低后的像素时钟对像素数据进行编码；

根据mac时钟和像素时钟的频率降低比例控制饶码使能信号的状态；

根据mac时钟对编码后的像素数据进行饶码，根据饶码使能信号选择输出经过饶码的像素数据或无效的像素数据；

根据mac时钟对饶码后的像素数据进行8B10B编码，在连续的多个时钟周期，根据饶码使能信号重复输出经过8B10B编码的像素数据；

根据饶码使能信号对8B10B编码后的像素数据进行扩位和分拆，并输出至收发器；

收发器根据mac时钟将接收到的像素数据发送至VBO信号接收设备。

2.根据权利要求1所述的一种降低VBO信号速率的方法，其特征在于：原始的像素时钟的频率是降低后的像素时钟的频率的N倍，N取大于1的整数。

3.根据权利要求2所述的一种降低VBO信号速率的方法，其特征在于：根据mac时钟和像素时钟的频率降低比例控制饶码使能信号的状态的过程包括：在每N个连续的时钟周期中，第一个时钟周期对应的饶码使能信号为有效，第2至N个时钟周期对应的饶码使能信号为无效；所述时钟周期为mac时钟周期。

4.根据权利要求1所述的一种降低VBO信号速率的方法，其特征在于：根据mac时钟对编码后的像素数据进行饶码，根据饶码使能信号选择输出经过饶码的像素数据或无效的像素数据的过程包括：当任一个时钟周期对应的饶码使能信号为有效时，保留该时钟周期对应的像素数据；当任一个时钟周期对应的饶码使能信号为无效时，将该时钟周期的像素数据更换为上一个时钟周期的像素数据；根据mac时钟对每个时钟周期的像素数据进行饶码；当任一个时钟周期对应的饶码使能信号为有效时，输出该时钟周期饶码后的像素数据；当任一个时钟周期对应的饶码使能信号为无效时，输出无效的像素数据。

5.根据权利要求1所述的一种降低VBO信号速率的方法，其特征在于：根据mac时钟对饶码后的像素数据进行8B10B编码，在连续的多个时钟周期，根据饶码使能信号重复输出经过8B10B编码的像素数据的过程包括：根据mac时钟对经过饶码的像素数据或无效的像素数据进行8B10B编码；当任一个时钟周期对应的饶码使能信号为有效时，输出该时钟周期经过8B10B编码的像素数据；当任一个时钟周期对应的饶码使能信号为无效时，重复输出上一个时钟周期输出的经过8B10B编码的像素数据。

6.根据权利要求1所述的一种降低VBO信号速率的方法，其特征在于：根据饶码使能信号对经过8B10B编码的像素数据扩位的过程包括：当任一个时钟周期对应的饶码使能信号为有效时，将该时钟周期的像素数据进行扩位。

7.根据权利要求3所述的一种降低VBO信号速率的方法，其特征在于：根据饶码使能信号对经过8B10B编码的像素数据扩位的过程包括：当任一个时钟周期对应的饶码使能信号为有效时，将该时钟周期经过8B10B编码的像素数据扩位N倍。

8.根据权利要求7所述的一种降低VBO信号速率的方法，其特征在于：对8B10B编码后的像素数据进行分拆并输出的过程包括：当任一个时钟周期对应的饶码使能信号为有效时，将该时钟周期扩位后的像素数据分拆为N个；在每N个连续的时钟周期中，在第一个时钟周期输出该时钟周期对应的扩位后的像素数据的低20bit位数据，在第n个时钟周期输出第一个时钟周期对应的扩位后的像素数据20*（n-1）bit至20*nbit位数据；其中n=2,...,N。

9.一种降低VBO信号速率的装置，其特征在于：包括VBO协议编码模块、饶码模块、8B10B编码模块、传输模块和收发器；

所述VBO协议编码模块用于获取视频信号，通过解析获得像素数据和像素时钟，降低像素时钟的频率；并采用VBO协议对像素数据进行编码后发送至饶码模块；

所述饶码模块用于根据mac时钟和像素时钟的频率降低比例控制饶码使能信号的状态；还用于根据mac时钟对编码后的像素数据进行饶码，根据饶码使能信号选择输出经过饶码的像素数据或无效的像素数据；

所述8B10B编码模块用于根据mac时钟对饶码后的像素数据进行8B10B编码，在连续的多个时钟周期，根据饶码使能信号重复输出经过8B10B编码的像素数据；

所述传输模块用于根据饶码使能信号对经过8B10B编码的饶码后的像素数据进行扩位和分拆，并输出至收发器；

收发器用于根据mac时钟将接收到的像素数据发送至VBO信号接收设备。

10.一种测试设备，其特征在于：包括存储器，用于存储计算机程序；和处理器，用于执行所述计算机程序，以执行权利要求1-8任一项所述的降低VBO信号速率的方法。

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