CN103217681A

CN103217681A - 一种树形拓扑机构多处理器声纳信号处理装置及方法

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Publication number: CN103217681A
Application number: CN2013100864894A
Authority: CN
Inventors: 马晓川; 鄢社锋; 秦博; 杨力; 彭承彦
Original assignee: Institute of Acoustics CAS
Current assignee: Institute of Acoustics CAS
Priority date: 2013-03-19
Filing date: 2013-03-19
Publication date: 2013-07-24
Anticipated expiration: 2033-03-19
Also published as: CN103217681B

Abstract

本发明公开了一种树形拓扑结构多处理器声纳信号处理装置和相应的方法，其中该装置主要包括多通道A/D模块、CPU主控模块、信号处理模块、总线背板。采用本发明提出的装置，在多处理器互联中，任意DSP芯片程序故障，仅需由主DSP芯片对相应故障单元进行复位，结果上仅损失某一帧数据结果，其他运算单元仍可给出正确结果，因此数据通信实时性好、系统处理效率高、系统稳定性好并方便系统扩展。

Description

一种树形拓扑机构多处理器声纳信号处理装置及方法

技术领域

本发明涉及声纳信号处理领域，具体涉及多处理器声纳信号处理机拓扑结构设计。

背景技术

数字处理机的拓扑结构决定了各处理器之间的数据共享和通讯复杂度，直接影响信号处理的实时性。声纳信号处理算法结构复杂、数据量大、实时性要求高，现有信号处理机结构尤其在实时性方面存在瓶颈。

作为多片系统，数字信号处理机的拓扑结构多使用多级紧耦合方式，通过共享高速的存储器实现多个数字信号处理芯片之间的数据交换。在系统实时性要求严格的环境下，信号处理机使用多端口的存贮器方式进行连接和任务分配。

如图1，各处理器之间进行点对点连接，任意两片处理器之间使用专属数据通道通信，使用多片数据贮存器作为数据的临时存放空间。此结构硬件复杂、控制难度大、成本高，但数据交换效率高，实时性好。

声纳信号处理对实时性要求严格，同时典型的水声信号处理算法包含降频、FFT、宽带波束形成、匹配滤波、背景归一化等步骤为线性结构，适宜进行分段处理。基于以上特点，典型的声纳信号处理机使用由多端口的存贮器方式优化得到的级联式拓扑结构，如图2所示。

从数据接收间隔角度分析，以级联结构对声纳信号处理算法的分割一定程度上改善了系统实时性。考虑计算总时长，如图3，将算法流程分为n个模块，模块计算时间为t_i，与下一模块通信时间t’_i。未分块时信号处理总时长

分块后整个信号处理流程用时

将增加通信时间

考虑接收新数据的周期，如图4，未分块时两次读取原始数据之间的时间间隔

使用级联的拓扑结构，两次读取新数据之间的时间间隔t=t₁。

优化后的级联式拓扑结构中，前级的计算结果是后级计算的基础，各计算单元之间需要通过通信进行中间结果的交换，各器件之间联系紧密。所以级联式拓扑结构存在以下缺陷：

1.实时性差

多处理器的级联式拓扑结构和与之相对应的算法简单分块的实现方式，对实时性的改善存在诸多限制，表现为：

1)在读入新的数据帧之前，后面每一级处理器都必须完成对前一帧数据的处理，否则整个系统必须处于等待状态。

2)为缩短每级处理器运算时间而进行无限分级受限于处理器上运行的算法模块本身的完整性要求和增加的硬件之间的通信时间。

3)声纳信号处理算法模块多，通信数据量大，硬件的通信将成为影响实时性的重要因素，限制了级联式拓扑结构对处理实时性的改善效果。

2.系统稳定性差

如图5，在级联结构中，前级处理器芯片（处理器0）的程序错误将直接影响后级的计算。整个流水结构中，任意芯片程序故障，系统都无法给出正确的结果。

3.系统灵活性差

级联式拓扑结构在进行工作模式转换时存在较大的困难。此时仅有两种各存在明显缺点的解决方案：

1)如图6，同时中断各级处理器芯片，更换各级处理器芯片服务程序。此时，系统对新的服务反应速度最快，但是前几级处理器已经计算的中间结果需要全部废弃，造成了计算资源的浪费；一定时间内无法获得计算结果。

2)如图7，异步控制处理器芯片。假设更换服务要求到达前已经开始处理的数据帧为标志帧，各级处理器在处理过标志帧后响应服务更改信号。已经开始处理的数据帧被继续使用，服务响应的最长时间为处理器0的运算时间。但是，此种方法需要主控单元检测各运算单元的算法完成情况，异步控制各运算单元的程序加载，控制复杂。

4.系统受硬件限制大。

级联系统需要在各级间传递中间结果，这些通信数据量大。使用共享存储器的方法进行传递时，明显受到存储器的读写速度限制。同时由于两级处理单元共享外部存储器的同一数据区域，需要同步两级处理器防止同时进行读写操作，控制难度大。

5.系统软件设计难度大。

为了克服系统处理效率低的缺点，在进行算法的模块化分解时需要尽可能保证各处理器芯片上运行的算法所花费的时间相等，以此减少后级处理器的等待时间，提高效率。所以软件设计过程中需要不断测试硬件运行程序实际花费时间，由于没有专业处理此种问题的工具，且需要反复尝试，造成软件调试周期长，困难大。同时，由于分块的同时需要尽可能减少传递中间结果的数据量，需要综合考虑硬件通信时间，又增加了软件工程师的工作难度。

发明内容

本发明结合声纳算法流程特点，设计了一种适于声纳信号处理方法特点的树形优化拓扑结构，并设计专用声纳信号处理机硬件结构和软件实现，从结构上克服级联式典型声纳信号处理机结构的固有缺点。此拓扑结构在不改变现有信号处理机硬件结构的前提下，将级联拓扑结构改为树形拓扑结构，通过减少不必要的片外数据交换，主要提升系统的实时性，并克服现有技术中的其他缺点。

具体而言，本发明提出了一种树形拓扑结构多处理器声纳信号处理装置，该装置主要包括多通道A/D模块、CPU主控模块、信号处理模块、总线背板构成，其中：多通道A/D模块，由FPGA和多路A/D构成，FPGA在主DSP控制下，同步控制A/D完成对模拟信号的采样，并将采样结果存储在FIFO芯片中，供信号处理模块经总线背板读取；

信号处理模块，主要由主DSP模块、从DSP模块、交换机模块、FPGA模块构成。其中，主DSP模块控制多通道A/D模块进行采样，控制各从DSP完成程序加载和运算，完成信号处理模块与CPU主控模块的通信，读取数据帧并分发给各从DSP模块。从DSP模块用于计算实现算法，交换机模块通过SRIO协议，协调各主/从DSP模块完成通信，FPGA模块完成主DSP模块与总线背板的通信协议转换；

CPU主控模块，为PC板卡，用于通过板间总线为各主/从DSP模块加载程序，并依据信号处理模块的反馈结果，实时控制主DSP模块；

总线背板，为无源电路板，用于提供板间总线和各种器件连接信号通路。

此外，本发明还提出一种采用所述树形拓扑结构设计多处理器声纳信号处理装置的方法，方法包括以下步骤：

1）CPU控制模块初始化主DSP模块、从DSP模块，并向主DSP模块传递参数；

2）主DSP模块向从DSP模块发出接收初始化信息，各从DSP模块执行内存准备、波束形成权系数准备、将上次处理结果存入历史记录；

3）主DSP模块保持和管理当前数据队列，检测从DSP模块当前是否处于等待状态；

4）主DSP模块发现任意从DSP模块处于等待状态，且对应数据队列中一个窗数据准备好，向该从DSP模块传递一个时间窗的数据，并将该从DSP模块的状态置为接收工作状态；

5）从DSP模块转为接收工作状态后，对该窗数据进行以FFT、指定频带内的各频率点波束形成、噪声背景估计为代表的声纳信号处理操作，处理结果存于当前处理结果队列中，当处理窗个数满足要求时，将目标信息上传CPU主控模块。

采用本发明提出的多处理器声纳信号处理装置，在实际操作过程中从DSP模块之间为并行结构，独立进行运算，不依赖前级结果。任意芯片程序故障，仅需由控制芯片对相应故障单元进行复位，结果上仅损失某一帧数据结果，其他运算单元仍可给出正确结果，系统稳定性和系统灵活性均较好。

附图说明

下面结合附图及具体实施例对本发明再作进一步详细的说明：

附图1所示为现有技术一多处理器多端口的存贮器互联方式结构示意图；

附图2所示为现有技术一多处理器声纳信号处理机级联结构示意图；

附图3所示为现有技术一多处理器声纳信号处理机级联结构计算时间示意图；

附图4所示为现有技术中多处理器级联结构接收新数据周期示意图；

附图5所示为现有技术中多处理器级联结构中数据错误示意图；

附图6所示为现有技术中多处理器级联结构中处理器同步响应新服务示意图；

附图7所示为现有技术中多处理器级联结构中处理器异步响应新服务示意图；

附图8所示为本发明提出的多处理器树形系统拓扑结构示意图；

附图9为本发明提出的树形结构多处理器声纳信号处理装置结构示意图；

附图10所示为本发明提出的多通道A/D模块硬件结构图；

附图11所示为本发明提出的信号处理模块硬件结构图；

附图12所示为本发明提出的树形拓扑结构多处理器的方法流程图；

附图13所示为本发明提出的树形拓扑多处理器结构处理时间示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图8为本发明提出的系统拓扑结构，从图中可以看到，依据声纳信号处理算法特点，对典型级联系统拓扑结构进行优化。0号处理器作为中央控制处理器管理各从处理器，进行新数据帧的读取和分发。1-4号处理器为从处理器，担任主要计算任务。此系统使用4块处理器作为从处理器，但拓扑结构中可挂载的从处理器数量不限于此。

图9给出了树形拓扑结构多处理器声纳信号处理装置的结构示意图，其中该装置主要包括多通道A/D模块、CPU主控模块、信号处理模块、总线背板等模块构成。其中信号处理模块使用DSP（数字信号处理芯片）作为处理器，是拓扑结构的主要构成部分。

下面分别对多处理器声纳信号处理装置的各个模块进行详细介绍。

1)多通道A/D模块

参见图10，多通道A/D模块主要由FPGA和多路A/D构成，FPGA在主DSP控制下，同步控制A/D完成对模拟信号的采样。采样结果存储在FIFO芯片中，供信号处理模块经总线背板读取。

2)信号处理模块

参见图11，信号处理模块主要由主DSP模块、从DSP模块、交换机模块、FPGA模块等构成。DSP0作为主DSP模块，实现对信号处理模块中的其他模块的控制和通信、从DSP参数加载，负责读取数据帧并分发给各从DSP模块。DSP1-4作为从DSP模块完成计算实现算法。交换机模块通过SRIO协议，协调各主/从DSP模块完成通信。FPGA模块完成DSP0与总线背板的通信协议转换。DSP5、FPGA3作为备份。

3)CPU主控模块

CPU主控模块为PC板卡，模块通过板间总线为各DSP、FPGA加载程序，并依据从DSP模块DSP1-4反馈结果，对主DSP模块DSP0实时控制。

4)总线背板

总线背板是无源电路板，提供板间总线和各种器件连接信号通路。

如图12为依据树形拓扑结构设计的信号处理方法流程，如下：

1）CPU控制模块初始化主、从DSP模块，向主DSP模块传递参数。

2）主DSP模块处理器0向从DSP模块DSP1、2、3、4发出接收初始化信息，DSP1、2、3、4执行内存准备、波束形成权系数准备、将上次处理结果存入历史记录等操作。

3）主DSP模块处理器0（后称数据管理器）保持和管理四个当前数据队列，检测从DSP模块处理器1、2、3、4（后称数据处理器）当前是否处于等待状态。

4）数据管理器(主DSP0)发现任意数据处理器处于等待状态，且对应数据队列中一个窗数据准备好，向该数据处理器传递一个时间窗的数据，并将该数据处理器的状态置为接收工作状态。

5）数据处理器(从DSP1-4)转为接收工作状态后，对该窗数据进行以FFT、指定频带内的各频率点波束形成、噪声背景估计为代表的声纳信号处理操作，但不仅限于此。处理结果存于当前处理结果队列中。处理窗个数满足要求时，将目标信息上传至CPU主控模块。各数据处理器间无交互。

采用本发明提出的多处理器声纳信号处理装置，在实际操作过程中具有以下优点：

1)实时性好

相对级联结构，如图13，使用本发明的拓扑结构，两次处理的原始数据之间的时间间隔t=t₁，由于仅进行一次数据交换，整个信号处理流程用时

节省的处理时间为

在硬件通信时间长时优势尤其明显。

2)系统处理效率高

本发明的拓扑结构后端处理器之间为并行结构，独立进行运算，不依赖前级结果。

3)系统稳定性好

任意芯片程序故障，仅需由控制芯片对相应故障单元进行复位，结果上仅损失某一帧数据结果，其他运算单元仍可给出正确结果。

4)系统灵活性好

本发明的拓扑结构在进行工作模式转换时，只需依次更改空闲处理器的服务，已经展开运算的单元无需变动，响应快且不损失中间结果。控制上看，仅需检测服务序列，不需要复杂的控制。

5)系统受硬件限制相对小

由于算法流程中仅进行1次通信，且各片控制方法相同，减小了控制难度。

6)系统软件设计难度小

系统为并行处理结构，计算单元开始服务前处于等待状态，无需复杂的时序设计，且各从处理器软件相同，设计难度小。

7)利于算法优化

在算法实现上，主处理器仅进行数据的准备工作，最大限度的保证了声纳信号处理算法流程的完整性，利于算法的整体优化。

8)方便系统扩展

在一定限度内，仅需增加主处理器下挂载从处理器数量和控制从处理器芯片中算法程序的时间开销，即可保证信号处理系统的实时性。

综上所述，虽然本发明已以优选实施例披露如上，然而其并非用以限定本发明。本发明所属技术领域的普通技术人员，在不脱离本发明的精神和范围内，可作各种变动与修饰。因此，本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims

1.一种树形拓扑结构多处理器声纳信号处理装置，该装置主要包括多通道A/D模块、CPU主控模块、信号处理模块、总线背板，其中：

多通道A/D模块，由FPGA和多路A/D构成，FPGA在主DSP控制下，同步控制A/D完成对模拟信号的采样，并将采样结果存储在FIFO芯片，供信号处理模块经总线背板读取；

信号处理模块，主要由主DSP模块、从DSP模块、交换机模块、FPGA模块构成。其中，主DSP模块用于控制多通道A/D模块进行采样，控制各从DSP模块完成程序加载和运算，完成信号处理模块与CPU主控模块的通信，读取数据帧并分发给各从DSP模块，从DSP模块用于计算实现算法，交换机模块通过SRIO协议，协调各主/从DSP模块完成通信，FPGA模块完成主DSP模块与总线背板的通信协议转换；

2.一种采用权利要求1所述树形拓扑结构设计多处理器声纳信号处理装置的方法，其中方法包括以下步骤：

5）从DSP模块转为接收工作状态后，对该窗数据进行以FFT、指定频带内的各频率点波束形成、噪声背景估计为代表的声纳信号处理操作，处理结果存于当前处理结果队列中，当处理窗个数满足要求时，将目标信息上传到CPU主控模块。