CN104407237A - 一种基于相位噪声测量的数据通信电路及方法 - Google Patents

Abstract

本发明提出了一种基于相位噪声测量的数据通信电路及方法，包括：FPGA端通道A、B数据缓冲区，DSP端接收缓冲区A、B，CORE0任务调度与分配部件，CORE1 FFT运算部件，CORE2 FFT运算部件，CORE3互相关运算部件和结果缓冲区；FPGA端发送缓冲区A、B由9个FIFO中的任意4个中的数据以先进先出的顺序构成；CORE0任务调度与分配部件、CORE1 FFT运算部件、CORE2 FFT运算部件采用主从模型，由CORE0任务调度与分配部件实现任务的调度与分配；CORE1 FFT运算部件、CORE2 FFT运算部件由快速傅里叶变换协处理器实现，采用流水处理机制。

Description

一种基于相位噪声测量的数据通信电路及方法

技术领域

本发明涉及测试技术领域，特别涉及一种基于相位噪声测量的数据通信电路，还涉及一种基于相位噪声测量的数据通信方法。

背景技术

相位噪声作为短期频率稳定度在频域的一种表现形式是许多现代电子设备的一项重要指标，其相应的测试设备亦受到广泛的重视。随着现代电子技术的发展，对相位噪声测试系统的相位噪声测试灵敏度和分辨率等指标提出了越来越高的要求。而相位噪声测试灵敏度和分辨率等指标的提升，除了依赖于选用高性能器件外，更重要的是依赖于对采集的大批量数据进行复杂的运算和处理得以实现，例如：进行10000次互相关运算相位噪声测量的灵敏度可以改善20dB。因此，如何高效的将FPGA采集的数据传输给DSP进行运算和并行处理，已成为数字信号处理研究的一个重点内容。

目前相位噪声测量中常采用的数据通信和处理方法如图1所示，FPGA端将测量的频率范围划分成9段，每一段对于一个FIFO，取值0～8，大小为2K字节，用于存储每段采集的数据。由于互相关运算需要通道A、B同时采集数据并进行运算，这样就需要通道A、B都具有各自的9个FIFO。为数据传输方便，DSP端的DDR3中设置了同样的缓冲区，当通道A和通道B中的某一FIFO满时都会通过SRIO总线将数据传输到DSP端对应DDR3相应缓冲区中，然后通知DSP DDR3中的数据可用，当DSP收到该通知后产生中断，进入其中断服务程序MainISR，然后调用A、B两路各自的FFT运算函数进行FFT运算，当FFT运算完成后，中断服务程序MainISR再调用互相关运算函数对A、B两路FFT运算结果进行互相关运算，最后将此次互相关运算的结果再与先前保存到结果缓冲区中与该FIFO对应的值进行二次互相关运算。

FPGA与DSP端DDR3间的数据通信：由于FPGAA、B两个测量通道同时产生A、B两路数据，为了支持A、B两路数据并行传输，将SRIO总线配置成2个2X模式；FPGA端每个通道的9个FIFO中的任意一个满时都会立即触发数据传输，由于FPGA硬件资源限制，对于FIFO大小无法实现最佳化设置，这样就会影响SRIO传输效率的最大化；为了方便DSP端处理某一指定FIFO数据，对每一传输的FIFO都需要设置不同的中断事件号，这样又增加了中断的处理开销。

DSP端数据处理：为减小中断处理开销，无需为每个FIFO设置独立的服务程序，仅需要设置一个总的服务调度程序，在总的调度程序中根据中断事件号的不同读取缓冲区中不同的FIFO数据进行FFT运算。由于DSP采用的是单核处理器，无法实现各种运算的并行处理，只能由主程序按顺序进行调度，调用关系为：主程序MainISR调用通道A数据的服务程序AISR进行通道A的FFT运算，接着调用通道B的服务程序进行通道B的FFT运算，最后再调用互相关运算服务程序对两路FFT运算结果再做互相关运算。

相位噪声测量中常采用的数据通信和处理方法具有以下缺点：

(1)、FPGA端每个通道的9个FIFO中的任意一个满时都会立即触发数据传输，由于FPGA硬件资源限制，对于FIFO大小无法实现最佳化设置，这样就会影响SRIO传输效率的最大化；

(2)、为每一传输的FIFO都设置不同的中断事件号，增加了中断的处理开销；

(3)、由于单核DSP限制，A、B通道数据无法实现并行FFT运算，只能按照主程序MainISR调用的顺序执行，降低了运算效率。

发明内容

针对现有方案上述缺点，本发明提出了一种基于相位噪声测量的数据通信电路及方法。

本发明的技术方案是这样实现的：

一种基于相位噪声测量的数据通信电路，包括：

FPGA端通道A、B数据缓冲区，DSP端接收缓冲区A、B，CORE0任务调度与分配部件，CORE1 FFT运算部件，CORE2 FFT运算部件，CORE3互相关运算部件和结果缓冲区；

所述FPGA端发送缓冲区A、B由9个FIFO中的任意4个中的数据以先进先出的顺序构成；

所述CORE0任务调度与分配部件、CORE1 FFT运算部件、CORE2 FFT运算部件采用主从模型，由CORE0任务调度与分配部件实现任务的调度与分配；

所述的CORE1 FFT运算部件、CORE2 FFT运算部件由快速傅里叶变换协处理器实现，采用流水处理机制，将FFT运算部件划分成数据接收、FFT运算、数据存储3个功能单元。

可选地，所述FPGA端通道A、B数据缓冲区分别包括9个FIFO和任意4个FIFO数据构成的发送缓冲区A、B；FPGA端通道A、B采集的数据首先送入9个FIFO中，任意一个FIFO数据装满后以先进先出的顺序进入其发送缓冲区，当发送缓冲区A、B同时装满4个FIFO的数据后，FPGA通知SRIO总线将发送缓冲区的数据发送给DSP端接收缓冲区。

可选地，每个FIFO的大小设置为2K字节，发送缓冲区A、B的大小设置为8K字节。

可选地，所述DSP端接收缓冲区A、B位于DDR3中，与FPGA端的发送缓冲区A、B相对应，用于接收来自FPGA端的发送缓冲区A、B传输的数据，当数据接收完成后，在CORE0任务调度与分配部件的调度下，CORE1 FFT运算部件和CORE2 FFT运算部件分别读取接收缓冲区A、B的数据进行FFT运算。

可选地，所述CORE1 FFT运算部件划分成3个功能单元，第一个功能单元接收CORE0任务调度与分配部件调度通知，读取接收缓冲区A中的数据；第二个功能单元执行A路数据的FFT运算；第三个功能单元将运算结果存储到该FIFO数据对应的多核共享缓冲区中，通知CORE0任务调度与分配部件CORE1FFT运算完成。

可选地，所述CORE2 FFT运算部件划分成3个功能单元，第一个功能单元接收CORE0任务调度与分配部件调度通知，读取接收缓冲区B中的数据；第二个功能单元执行B路数据的FFT运算；第三个功能单元将运算结果存储到该FIFO数据对应的多核共享缓冲区中，通知CORE0任务调度与分配部件CORE2FFT运算完成。

可选地，所述CORE3互相关运算部件接收CORE0任务调度与分配部件调度通知，执行互相关运算，将运算结果存储到该FIFO数据对应的多核共享结果缓冲区中，通知CORE0任务调度与分配部件互相关运算完成，如果存在上次互相关运算结果，该部件执行当前互相关运算结果与前次累积互相关运算结果的二次互相关运算操作。

可选地，所述结果缓冲区由多核共享存储器实现，存储当前互相关运算与前次累积互相关运算的二次互相关运算结果。

基于上述数据通信电路，本发明还提供了一种数据通信方法，基于FPGA与多核DSP，

FPGA端通道A、B采集的数据首先送入9个FIFO中，任意一个FIFO数据装满后以先进先出的顺序进入其发送缓冲区，当发送缓冲区A、B同时装满4个FIFO的数据后，FPGA通知SRIO总线将发送缓冲区的数据发送给DSP端接收缓冲区；

DSP端接收缓冲区A、B位于DDR3中，与FPGA端的发送缓冲区A、B相对应，接收来自FPGA端的发送缓冲区A、B传输的数据，当数据接收完成后，在CORE0任务调度与分配部件的调度下，CORE1 FFT运算部件和CORE2FFT运算部件分别读取接收缓冲区A、B的数据进行FFT运算；

CORE1 FFT运算部件划分成3个功能单元，第一个功能单元接收CORE0任务调度与分配部件调度通知，读取接收缓冲区A中的数据；第二个功能单元执行A路数据的FFT运算；第三个功能单元将运算结果存储到该FIFO数据对应的多核共享缓冲区中，然后通知CORE0任务调度与分配部件CORE1 FFT运算完成；

CORE2 FFT运算部件划分成3个功能单元，第一个功能单元接收CORE0任务调度与分配部件调度通知，读取接收缓冲区B中的数据；第二个功能单元执行B路数据的FFT运算；第三个功能单元将运算结果存储到该FIFO数据对应的多核共享缓冲区中，然后通知CORE0任务调度与分配部件CORE2 FFT运算完成；

CORE3互相关运算部件接收CORE0任务调度与分配部件调度通知，执行互相关运算，将运算结果存储到该FIFO数据对应的多核共享结果缓冲区中，通知CORE0任务调度与分配部件互相关运算完成，如果存在上次互相关运算结果，该部件将执行当前互相关运算结果与前次累积互相关运算结果的二次互相关运算操作；

结果缓冲区由多核共享存储器实现，存储当前互相关运算与前次累积互相关运算的二次互相关运算结果。

可选地，CORE0任务调度与分配部件的处理过程包括以下步骤：

(1)CORE0任务调度与分配部件接收FPGA发送的SRIO数据传输完成通知，并根据该通知内容分配CORE1 FFT运算部件、CORE2 FFT运算部件和互相关运算部件使用的存储缓冲区；

(2)通过核间中断的方式通知CORE1 FFT运算部件和CORE2 FFT运算部件读取接收缓冲区A、B中的数据执行FFT运算；

(3)当CORE1 FFT运算部件和CORE2 FFT运算部件FFT运算完成后，该部件将接收CORE1 FFT运算部件和CORE2 FFT运算部件的FFT运算完成通知，然后通知CORE3互相关运算部件执行互相关运算；

(4)当CORE3互相关运算部件互相关运算完成后，该部件接收CORE3互相关运算部件的互相关运算完成通知，并通知主机读取运算结果。

本发明的有益效果是：

(1)充分利用了FPGA和多核DSP芯片的各自特点，合理分配可利用资源，实现了数据通信吞吐量和并行处理效率的最大化，满足了相位噪声测量高灵敏度和高分辨率对大量数据的实时传输和处理需求；

(2)采用多核并行处理技术，CORE1 FFT运算部件和CORE2 FFT运算部件对A、B两路通道采集的数据进行并行FFT运算，FFT运算部件内部进一步划分成数据接收、FFT运算、数据存储3个功能单元，实现了FFT运算的流水处理，大大提高了数据处理速度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中相位噪声测量常采用的数据通信电路原理图；

图2为本发明的数据通信电路的原理框图；

图3为本发明的高性能数据通信和并行处理流水方式运行原理图；

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

目前，随着FPGA和DSP高速通信总线SRIO的广泛应用，以及多核DSP芯片的出现，对FPGA与DSP间高效数据通信和数据的及时有效处理提出了新的要求。

本发明结合多核DSP运算速度快，SRIO总线高速传输等特点，公开了一种基于相位噪声测量的FPGA与多核DSP高性能数据通信电路及方法，包括高性能数据通信以及多核并行处理两个方面。高性能数据通信包括根据任务要求对SRIO接口进行合理初始化、封装SRIO传输的数据包以最大化提升SRIO通信吞吐量以及数据传输完成后建立交互机制等。多核并行处理是指利用多核DSP芯片高性能、可扩展、核间无缝通信等特点，将大的任务合理划分成多个子任务、并将划分的子任务分配到每个核上，实现任务的有效调度和并行运算。下面结合说明书附图对本发明的数据通信电路及方法进行详细说明。

如图2所示，当FPGA和DSP中分配的各子任务完全进入流水线后，数据的传输、任务调度、FFT运算以及互相关运算将会以图3所示流水方式全速运行，此时，会在每个单位时间完成一次数据的传输和处理，其工作效率接近串行工作方式的4倍。

本发明的数据通信电路包括FPGA端通道A、B数据缓冲区、DSP端接收缓冲区A、B、CORE0任务调度与分配部件、CORE1 FFT运算部件、CORE2 FFT运算部件、CORE3互相关运算部件和结果缓冲区。

FPGA端通道A、B数据缓冲区分别包括9个FIFO和任意4个FIFO数据构成的发送缓冲区A、B。由于受FPGA硬件资源限制以及为了实现SRIO数据传输的吞吐量最大化，每个FIFO的大小设置为2K字节，发送缓冲区A、B的大小设置为8K字节。FPGA端通道A、B采集的数据首先送入9个FIFO中，任意一个FIFO数据装满后都会以先进先出的顺序进入其发送缓冲区，当发送缓冲区A、B同时装满4个FIFO的数据后，FPGA就会通知SRIO总线将发送缓冲区的数据发送给DSP端接收缓冲区。

DSP端接收缓冲区A、B位于DDR3中，与FPGA端的发送缓冲区A、B相对应，用于接收来自FPGA端的发送缓冲区A、B传输的数据，当数据接收完成后，在CORE0任务调度与分配部件的调度下，CORE1 FFT运算部件和CORE2 FFT运算部件分别读取接收缓冲区A、B的数据进行FFT运算。

CORE0任务调度与分配部件主要完成两方面的工作，一方面用于各功能部件任务间的调度，另一方面用于分配各功能部件使用的缓冲区，其详细处理过程如下：

(1)CORE0任务调度与分配部件接收FPGA发送的SRIO数据传输完成通知，并根据该通知内容分配CORE1 FFT运算部件、CORE2 FFT运算部件和互相关运算部件使用的存储缓冲区；

(2)通过核间中断的方式通知CORE1 FFT运算部件和CORE2 FFT运算部件读取接收缓冲区A、B中的数据执行FFT运算；

(3)当CORE1 FFT运算部件和CORE2 FFT运算部件FFT运算完成后，该部件将接收CORE1 FFT运算部件和CORE2 FFT运算部件的FFT运算完成通知，然后通知CORE3互相关运算部件执行互相关运算；

(4)当CORE3互相关运算部件互相关运算完成后，该部件接收CORE3互相关运算部件的互相关运算完成通知，并通知主机读取运算结果。

CORE1 FFT运算部件可由快速傅里叶变换协处理器实现，为了实现FFT运算部件内的流水处理，可将FFT运算部件划分成3个功能单元，第一个功能单元用于接收CORE0任务调度与分配部件调度通知，读取接收缓冲区A中的数据；第二个功能单元用于执行A路数据的FFT运算；第三个功能单元将运算结果存储到该FIFO数据对应的多核共享缓冲区中，然后通知CORE0任务调度与分配部件CORE1 FFT运算完成。

CORE2 FFT运算部件可由快速傅里叶变换协处理器实现，为了实现FFT运算部件内的流水处理，可将FFT运算部件划分成3个功能单元，第一个功能单元用于接收CORE0任务调度与分配部件调度通知，读取接收缓冲区B中的数据；第二个功能单元用于执行B路数据的FFT运算；第三个功能单元将运算结果存储到该FIFO数据对应的多核共享缓冲区中，然后通知CORE0任务调度与分配部件CORE2 FFT运算完成。

CORE3互相关运算部件用于接收CORE0任务调度与分配部件调度通知，执行互相关运算，将运算结果存储到该FIFO数据对应的多核共享结果缓冲区中，通知CORE0任务调度与分配部件互相关运算完成，如果存在上次互相关运算结果，该部件将执行当前互相关运算结果与前次累积互相关运算结果的二次互相关运算操作。

结果缓冲区可由多核共享存储器实现，用于存储当前互相关运算与前次累积互相关运算的二次互相关运算结果。

本发明的数据通信电路及方法充分利用了FPGA和多核DSP芯片的各自特点，合理分配可利用资源，实现了数据通信吞吐量和并行处理效率的最大化，满足了相位噪声测量高灵敏度和高分辨率对大量数据的实时传输和处理需求；采用多核并行处理技术，CORE1 FFT运算部件和CORE2 FFT运算部件对A、B两路通道采集的数据进行并行FFT运算，FFT运算部件内部进一步划分成数据接收、FFT运算、数据存储3个功能单元，实现了FFT运算的流水处理，大大提高了数据处理速度。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于相位噪声测量的数据通信电路，其特征在于，包括：

FPGA端通道A、B数据缓冲区，DSP端接收缓冲区A、B，CORE0任务调度与分配部件，CORE1 FFT运算部件，CORE2 FFT运算部件，CORE3互相关运算部件和结果缓冲区；

所述FPGA端发送缓冲区A、B由9个FIFO中的任意4个中的数据以先进先出的顺序构成；

所述CORE0任务调度与分配部件、CORE1 FFT运算部件、CORE2 FFT运算部件采用主从模型，由CORE0任务调度与分配部件实现任务的调度与分配；

所述的CORE1 FFT运算部件、CORE2 FFT运算部件由快速傅里叶变换协处理器实现，采用流水处理机制，将FFT运算部件划分成数据接收、FFT运算、数据存储3个功能单元。

2.如权利要求1所述的基于相位噪声测量的数据通信电路，其特征在于，所述FPGA端通道A、B数据缓冲区分别包括9个FIFO和任意4个FIFO数据构成的发送缓冲区A、B；FPGA端通道A、B采集的数据首先送入9个FIFO中，任意一个FIFO数据装满后以先进先出的顺序进入其发送缓冲区，当发送缓冲区A、B同时装满4个FIFO的数据后，FPGA通知SRIO总线将发送缓冲区的数据发送给DSP端接收缓冲区。

3.如权利要求2所述的基于相位噪声测量的数据通信电路，其特征在于，每个FIFO的大小设置为2K字节，发送缓冲区A、B的大小设置为8K字节。

4.如权利要求1所述的基于相位噪声测量的数据通信电路，其特征在于，所述DSP端接收缓冲区A、B位于DDR3中，与FPGA端的发送缓冲区A、B相对应，用于接收来自FPGA端的发送缓冲区A、B传输的数据，当数据接收完成后，在CORE0任务调度与分配部件的调度下，CORE1 FFT运算部件和CORE2 FFT运算部件分别读取接收缓冲区A、B的数据进行FFT运算。

5.如权利要求1所述的基于相位噪声测量的数据通信电路，其特征在于，所述CORE1 FFT运算部件划分成3个功能单元，第一个功能单元接收CORE0任务调度与分配部件调度通知，读取接收缓冲区A中的数据；第二个功能单元执行A路数据的FFT运算；第三个功能单元将运算结果存储到该FIFO数据对应的多核共享缓冲区中，通知CORE0任务调度与分配部件CORE1 FFT运算完成。

6.如权利要求1所述的基于相位噪声测量的数据通信电路，其特征在于，所述CORE2 FFT运算部件划分成3个功能单元，第一个功能单元接收CORE0任务调度与分配部件调度通知，读取接收缓冲区B中的数据；第二个功能单元执行B路数据的FFT运算；第三个功能单元将运算结果存储到该FIFO数据对应的多核共享缓冲区中，通知CORE0任务调度与分配部件CORE2 FFT运算完成。

7.如权利要求1所述的基于相位噪声测量的数据通信电路，其特征在于，所述CORE3互相关运算部件接收CORE0任务调度与分配部件调度通知，执行互相关运算，将运算结果存储到该FIFO数据对应的多核共享结果缓冲区中，通知CORE0任务调度与分配部件互相关运算完成，如果存在上次互相关运算结果，该部件执行当前互相关运算结果与前次累积互相关运算结果的二次互相关运算操作。

8.如权利要求1所述的基于相位噪声测量的数据通信电路，其特征在于，所述结果缓冲区由多核共享存储器实现，存储当前互相关运算与前次累积互相关运算的二次互相关运算结果。

9.一种数据通信方法，基于FPGA与多核DSP，其特征在于，

FPGA端通道A、B采集的数据首先送入9个FIFO中，任意一个FIFO数据装满后以先进先出的顺序进入其发送缓冲区，当发送缓冲区A、B同时装满4个FIFO的数据后，FPGA通知SRIO总线将发送缓冲区的数据发送给DSP端接收缓冲区；

DSP端接收缓冲区A、B位于DDR3中，与FPGA端的发送缓冲区A、B相对应，接收来自FPGA端的发送缓冲区A、B传输的数据，当数据接收完成后，在CORE0任务调度与分配部件的调度下，CORE 1FFT运算部件和CORE2FFT运算部件分别读取接收缓冲区A、B的数据进行FFT运算；

CORE1 FFT运算部件划分成3个功能单元，第一个功能单元接收CORE0任务调度与分配部件调度通知，读取接收缓冲区A中的数据；第二个功能单元执行A路数据的FFT运算；第三个功能单元将运算结果存储到该FIFO数据对应的多核共享缓冲区中，然后通知CORE0任务调度与分配部件CORE1 FFT运算完成；

CORE2 FFT运算部件划分成3个功能单元，第一个功能单元接收CORE0任务调度与分配部件调度通知，读取接收缓冲区B中的数据；第二个功能单元执行B路数据的FFT运算；第三个功能单元将运算结果存储到该FIFO数据对应的多核共享缓冲区中，然后通知CORE0任务调度与分配部件CORE2 FFT运算完成；

CORE3互相关运算部件接收CORE0任务调度与分配部件调度通知，执行互相关运算，将运算结果存储到该FIFO数据对应的多核共享结果缓冲区中，通知CORE0任务调度与分配部件互相关运算完成，如果存在上次互相关运算结果，该部件将执行当前互相关运算结果与前次累积互相关运算结果的二次互相关运算操作；

结果缓冲区由多核共享存储器实现，存储当前互相关运算与前次累积互相关运算的二次互相关运算结果。

10.如权利要求9所述的一种数据通信方法，其特征在于，

CORE0任务调度与分配部件的处理过程包括以下步骤：

(1)CORE0任务调度与分配部件接收FPGA发送的SRIO数据传输完成通知，并根据该通知内容分配CORE1 FFT运算部件、CORE2 FFT运算部件和互相关运算部件使用的存储缓冲区；

(2)通过核间中断的方式通知CORE1 FFT运算部件和CORE2 FFT运算部件读取接收缓冲区A、B中的数据执行FFT运算；

(3)当CORE1 FFT运算部件和CORE2 FFT运算部件FFT运算完成后，该部件将接收CORE1 FFT运算部件和CORE2 FFT运算部件的FFT运算完成通知，然后通知CORE3互相关运算部件执行互相关运算；

(4)当CORE3互相关运算部件互相关运算完成后，该部件接收CORE3互相关运算部件的互相关运算完成通知，并通知主机读取运算结果。