CN101464844B - 一种ram使用权的控制方法及总线接口 - Google Patents

Abstract

本发明公开了一种总线接口，包括总线数据处理模块、CPU接口模块、仲裁模块、以及RAM接口模块；总线数据处理模块、以及CPU接口模块向仲裁模块发送RAM使用权申请，由仲裁模块进行RAM使用者的确定。本发明同时公开了一种RAM使用权控制方法，该方法和总线接口能够有效控制通信时序，并提高通信速度、效率和实时性能。

Description

一种RAM使用权的控制方法及总线接口

技术领域

本发明涉及工业控制和通信领域，尤其涉及一种RAM使用权的控制方法及总线接口。

背景技术

总线接口为一方面连接一个或多个微处理器(CPU)，另一方面连接总线的交接点。

目前，CPU与数据总线之间的通信一般使用CPU中的通用异步收发器(UART)做总线接口。大部分的CPU都带有一个或两个UART，UART作为CPU的I/O接口中重要的组成部分，主要用于进行串行数据流和并行数据流之间的转换，即：将接收到的总线上的串行数据，转换为并行数据提供给CPU中的总线，将CPU中总线的并行数据转换成串行数据并传输到总线上。

总线与随机存取记忆体(RAM)之间通过CPU进行连接，当总线需要使用RAM时，首先向CPU进行申请，由CPU确定总线是否获得RAM的使用权，且总线与RAM之间数据交互也需通过CPU完成。但是，采用CPU固化程序作为总线接口的技术存在着以下不足之处：

CPU是按照基于硬件资源的指令序列对数据进行运算和处理，总线进行RAM使用权的申请或者总线与RAM间进行数据交互时，CPU通过响应中断的方式进行处理，完成总线接口任务，由于CPU处理中断时间的不确定性，难以实现通信时序的严格控制且无法满足通信速度的要求。

发明内容

有鉴于此，本发明要解决的技术问题是，提供一种RAM使用权的控制方法及总线接口，以有效控制通信时序，并提高通信速度、效率和实时性能。

为此，本发明实施例采用如下技术方案：

本发明提供一种总线接口，包括：总线数据处理模块、CPU接口模块、仲裁模块、以及RAM接口模块；其中，

总线数据处理模块，用于从总线接收数据，并根据接收到的数据确定进行RAM的使用时，向仲裁模块发送RAM使用权申请；还用于当仲裁模块确定总线数据处理模块获得RAM使用权时，通过RAM接口模块与RAM进行数据存取；还用于将从RAM中读取到的数据输出到总线上；

CPU接口模块，用于连接CPU，当确定CPU进行RAM使用时，向仲裁模块发送RAM使用权申请；还用于仲裁模块确定CPU获得RAM使用权后，通过RAM接口模块实现CPU与RAM之间的数据存取；

仲裁模块，用于接收到总线数据处理模块和/或CPU接口模块发来的RAM使用权申请，根据预定规则确定RAM使用权的归属；

RAM接口模块，用于根据仲裁模块的确定结果，实现RAM与总线数据处理模块、或RAM与CPU接口模块之间的数据存取。

其中，总线数据处理模块还用于确定进行总线数据的接收或输出时所需使用的波特率。

总线数据处理模块包括：接收模块，用于按照波特率控制模块提供的时钟信号，接收数据总线上的串行数据，将所述串行数据转换为并行数据；

协议处理模块，用于根据接收模块转换得到的并行数据确定进行RAM数据的存取时，向仲裁模块发送RAM使用权申请；还用于仲裁模块确定协议处理模块获得RAM使用权后，通过RAM接口模块与RAM进行数据存取；

波特率控制模块，用于根据接收模块转换得到的并行数据，确定接收模块和发送模块所需使用的波特率，并产生相应的时钟信号提供给接收模块和发送模块；

发送模块，用于将协议处理模块从RAM中读取的数据转换成串行数据，根据波特率控制模块提供的时钟信号，将所述串行数据逐位输出到总线上。

波特率控制模块包括：波特率自适应模块，用于根据接收模块转换得到的并行数据，确定接收模块和发送模块所需使用的波特率，并控制波特率发生模块产生相应的时钟信号；

波特率发生模块，用于在波特率自适应模块的控制下产生相应的时钟信号，并将所述时钟信号提供给接收模块和发送模块。

协议处理模块还用于确定所述并行数据的报文类型，并行数据的报文类型为SD2或SD3或SD5时，确定进行RAM数据的存取；所述并行数据的报文类型为SD1或SD4时，控制设备信息管理模块进行相应设备信息的修改；相应的，

总线数据处理模块进一步包括设备信息管理模块，用于存储总线上各个设备的信息，并在协议处理模块控制下进行相应设备信息的修改；

其中，SD1表示寻找新上线的设备；SD2表示非周期性数据；SD3表示实时数据；SD4表示令牌数据；SD5表示管理任务。

所述预定规则为：RAM为空闲状态，且同时检测到总线的RAM使用权申请和CPU的RAM使用权申请时，确定总线为RAM的使用者；RAM为空闲状态，且只检测到总线的RAM使用权申请或CPU的RAM使用权申请，相应确定总线或CPU为RAM的使用者；RAM为非空闲状态时，相应确定进行申请的总线或CPU等待，直至RAM的当前使用者完成RAM中数据的存取，RAM转入空闲状态，以空闲状态的使用权确定方法进行RAM使用者的确定。

本发明还提供一种RAM使用权的控制方法，包括：

检测到总线的RAM使用权申请和/或CPU的RAM使用权申请，根据预定规则确定RAM的使用者，所述使用者进行RAM中数据的存取；

其中，所述根据预定规则确定RAM的使用者具体为：

判断RAM当前状态以及检测到的使用权申请；

RAM为空闲状态时，同时检测到总线的RAM使用权申请和CPU的RAM使用权申请，确定总线为RAM的使用者；只检测到总线的RAM使用权申请或CPU的RAM使用权申请，相应确定总线或CPU为RAM的使用者；

RAM为非空闲状态时，相应确定进行申请的总线或CPU等待，直至RAM的当前使用者完成RAM中数据的存取，RAM转入空闲状态，以空闲状态的使用权确定方法进行RAM使用者的确定；

检测到总线的RAM使用权申请之前，该方法进一步包括：

以一定的波特率，接收总线上的串行数据，转换为并行数据后，根据并行数据确定是否进行总线的RAM使用权申请。

所述根据并行数据及其对应的协议确定是否进行总线的RAM使用权申请具体为：

判断并行数据的报文类型，当报文类型为SD1或SD4时，确定进行相应设备信息的修改；当报文类型为SD2或SD3或SD5时，确定进行总线RAM使用权的申请；

其中，SD1表示寻找新上线的设备；SD2表示非周期性数据；SD3表示实时数据；SD4表示令牌数据；SD5表示管理任务。

对于上述技术方案的技术效果分析如下：

在本发明总线接口中，由总线接口进行总线数据的传输，且总线需要使用RAM时，直接向总线接口申请，相对于现有技术，无需由CPU进行总线数据的串并转换，总线使用RAM时也无需向CPU进行请求、由CPU通过响应中断的方式进行处理，从而有效控制通信时序，提高总线使用RAM的速度，进而提高了通信速度、效率和实时性能；将CPU的总线通信负荷转移到总线接口中，优化系统整体性能。而且，CPU访问存储器也向仲裁模块进行申请，获得RAM使用权后，直接通过CPU接口模块和RAM接口模块实现CPU透明访问RAM，从而完成通信以外的其他任务。

而且，本发明通过波特率控制模块产生多种波特率，从而实现多种波特率下的通信，满足不同情况下通信的需要。

附图说明

图1为一本发明实施例总线接口结构示意图；

图1a为本发明实施例一种总线数据处理模块结构示意图；

图1b为另一本发明实施例总线接口结构示意图；

图1c为本发明总线接口应用场景示例图；

图2为本发明接收模块中的总线信号采样方法流程示例图；

图3为本发明发送模块中数据发送方法流程示例图；

图4为本发明RAM使用权的控制方法流程示意图。

具体实施方式

以下，通过具体实施例结合附图详细说明本发明RAM使用权的控制方法及总线接口的实现。

图1为本发明总线接口的结构示意图，如图1所示，该总线接口包括：总线数据处理模块110、CPU接口模块120、仲裁模块130、以及RAM接口模块140；其中，

总线数据处理模块110，用于从总线接收数据，并根据接收到的数据确定进行RAM使用时，向仲裁模块130发送RAM使用权申请；还用于当仲裁模块130确定总线数据处理模块110获得RAM使用权时，通过RAM接口模块140与RAM进行数据存取；还用于将从RAM中读取到的数据输出到总线上。

一般的，总线数据处理模块110需在一定的波特率下进行总线数据的接收或输出；且需要将从总线上接收到的串行数据转换为并行数据；将并行数据转换为串行数据再输出到总线。

CPU接口模块120，用于连接CPU，当确定CPU进行RAM使用时，向仲裁模块130发送RAM使用权申请；还用于仲裁模块130确定CPU获得RAM使用权后，通过自身及RAM接口模块140实现CPU与RAM之间的数据存取。

仲裁模块130，用于接收到总线数据处理模块110、CPU接口模块120发来的RAM使用权申请，根据预定规则确定RAM使用权的归属。

其中，所述规则一般为：总线优先，先到先得、后到等待。即：先进行RAM使用权申请的获得RAM的使用权；当总线和CPU同时进行RAM使用权申请时，仲裁模块130确定总线获得RAM的使用权；当目前RAM由使用者进行数据存取时，进行RAM使用权申请者等待，直到RAM空闲。具体的，可以为：

RAM为空闲状态，且检测到总线的RAM使用权申请和CPU的RAM使用权申请时，确定总线为RAM的使用者；RAM为空闲状态，且只检测到总线的RAM使用权申请或CPU的RAM使用权申请，相应确定总线或CPU为RAM的使用者；RAM为非空闲状态时，相应确定进行申请的总线或CPU等待，直至RAM的当前使用者完成RAM中数据的存取，RAM转入空闲状态，以空闲状态的使用权确定方法进行RAM使用者的确定。

RAM接口模块140，用于根据仲裁模块130的确定结果，实现RAM与总线数据处理模块110、或RAM与CPU接口模块120之间的数据存取。

RAM接口模块140可以通过地址线、数据线和读写使能线与存储器进行数据读写。而且，当RAM接口模块140与存储器进行数据交互时，时序上必须满足存储器读写周期参数的要求。存储器的片选线一直有效，数据存取时，按照地址线、数据线、读写使能线的顺序接通。

对于总线数据处理模块110，如图1a所示，进一步可以划分为：接收模块1101、协议处理模块1102、波特率控制模块1103、发送模块1104、以及设备信息管理模块1105；其中，

接收模块1101，用于按照波特率发生模块1103提供的时钟信号，接收数据总线上的串行数据，并将所述串行数据转换为并行数据，发送给协议处理模块1102和波特率控制模块1103。

其中，当为异步方式时，接收模块1101一般以8或16倍频对总线上的数据进行采样和串并转换；为同步方式时，直接在时钟边沿采样，校验无误后，将接收到的完整字节发送给协议处理模块1102。

其中，接收模块1101可以以字节(8bit)为单位进行并行数据的发送。例如，总线上定义的数据包的帧格式为：起始定界符SD(服务类型)1字节，目的地址1字节，数据长度1字节，数据n字节...校验码1字节，接收模块1101根据上述顺序输出所述字节。

如图2所示，给出了一种接收模块1101以发送波特率8倍频对总线上的信号采样的方法。如图2所示：接收模块1101复位后进入空闲状态，以发送波特率的8倍频对总线上的信号进行采样，当检测到总线信号为低电平时(总线空载时为高电平)，进入开始状态，直到连续4次检测到总线信号为高电平时，采样计数器清零，接收模块1101进入接收状态。每8次采样向移位寄存器存入1位数据，移位寄存器右移1位，位计数器加1；对收到的8位数据进行偶校验，并在通过后，将8位数据存入到数据寄存器中，接收模块1101进入空闲状态。上述移位寄存器和数据寄存器均位于接收模块中，用于将串行数据转换为并行数据，并存储。

协议处理模块1102，用于接收到接收模块1101发来的并行数据，根据并行数据确定与RAM进行数据存取时，向仲裁模块130发送RAM使用权申请。还用于仲裁模块130确定自身获得RAM使用权后，通过RAM接口模块140相应与RAM进行数据存取；还用于将从RAM中读取的数据发送给发送模块1104。

其中，协议处理模块1102接收到的接收模块1101发来的并行数据，可以根据帧头和目的地址，首先确定目的地址相符后，按照帧头所标识的不同类型将报文分为SD1～SD5五种，其中，SD1表示寻找新上线的设备；SD2表示非周期性数据；SD3表示实时数据；SD4表示令牌数据；SD5表示管理任务。

其中，接收到SD2或SD3或SD5数据时，均需进行RAM中数据的存取。而且，最好协议处理模块1102根据实时数据和非周期性数据的区别将所述数据存储到RAM的不同区域。而SD1和SD4则不需要进行RAM中数据的存取，协议处理模块1102控制设备信息管理模块1105进行对应设备信息的修改。协议处理模块1102通过所述设备信息确定所述并行数据的发送设备，即所述数据由总线上的哪个设备发送到总线上，并最终传输给协议处理模块1102；还通过所述设备信息确定所述从RAM中读取的数据的接收设备，即所述从RAM中读取的数据将由发送模块1104通过总线发送给哪个设备。

波特率控制模块1103，用于根据接收模块1101转换得到的并行数据，确定向接收模块1101和发送模块1104所需使用的波特率，并产生相应的时钟信号提供给接收模块1101和发送模块1104。

例如，高速底板总线通信波特率包括9.6K、187.5K、1.5M、6M、12M、24M、32M...等，总线上所有设备的波特率必须一致，且由主设备设置，从设备自动使用主设备设置的波特率进行通信。从设备初始化完毕后，如采用异步方式，则首先进入波特率搜索状态，按照波特率从高到低的顺序接收报文，一旦接收到正确的SD1(查询FDL状态)报文，从设备看门狗进入波特率控制状态，而从设备则以搜索到的波特率进行通信。同步方式不需要搜索波特率。因此，在总线接口中，当设备为刚刚上线时，波特率发生模块130向接收模块1101提供的时钟信号根据9.6K、187.5K、1.5M、6M、12M、24M、32M...等不同的波特率不停切换，波特率控制模块1103判断接收模块1101发来的并行数据是否为预先设定的SD1报文，如果是，表示目前使用的波特率为主设备通信的波特率，波特率控制模块1103停止时钟信号的切换。

进一步地，波特率控制模块1103可以通过波特率自适应模块以及波特率发生模块实现；其中，

波特率自适应模块，用于根据接收模块1101转换得到的并行数据，确定接收模块1101和发送模块1104所需使用的波特率，并控制波特率发生模块产生对应的时钟信号。

波特率发生模块，用于在波特率自适应模块的控制下，产生对应的时钟信号，并提供给接收模块1101和发送模块1104。

发送模块1104，用于接收协议处理模块1102发来的并行数据，转换成串行数据，根据波特率控制模块1103提供的时钟信号，逐位输出到总线上。

设备信息管理模块1105，用于对总线上连接的各个设备的信息进行管理，并在协议处理模块1102的控制下进行相应设备信息的修改。

所述设备信息包括令牌所有者、上线设备列表等信息，可以通过上线设备表和令牌管理表等进行上述信息的管理。设备信息管理模块1105可以以寄存器的方式实现。

设备信息管理模块1105由协议处理模块1102进行修改和访问。例如，收到SD1，则修改设备信息管理模块1105中上线设备表中对应设备是否在线的信息，如1个bit表示一个设备，值0表示设备不在线，1表示设备在线；收到SD4，则将相应设备对应的令牌管理表中的值修改为1。

同时，设备信息管理模块1105也可以通过CPU接口模块120与CPU相连，支持CPU对所述设备信息进行查询。

如图3所示，给出了一种发送模块将数据输出到总线上的方法示意图，如图3所示，发送模块复位后进入空闲状态，如果收到将数据寄存器中数据进入移位寄存器的命令，将数据载入移位寄存器，发送模块进入等待状态；如果收到开始传输的命令，传输开始，发送模块进入发送状态；按照波特率控制模块提供的波特率发送连续11位数据；发送模块完成一个字节的发送后，位计数器清零，发送模块进入空闲状态。通过图3所示方法的循环执行，即实现了发送模块将串行数据发送到总线的目的。上述移位寄存器和数据寄存器均位于发送模块中，用于将并行数据转换为串行数据，并存储。

将图1a所示的总线数据处理模块结构与图1所示的本发明总线接口实施例相结合，得到如图1b所示的本发明总线接口结构的另一实施例。

本发明中所述总线接口可以通过可编程逻辑器件实现。

如图1c所示，当本发明总线接口与CPU以及总线相连时，总线接口和CPU之间通过地址线、数据线、读写使能线、片选线、等待线和中断线等相连；总线接口和存储器之间通过地址线、数据线、读写使能线等相连。

另外，对于图1所示的本发明实施例，所述发送模块1104和接收模块1101也可以分别有多个，从而实现多路通信。

图4为本发明CPU与总线共享RAM的控制方法，如图4所示，该方法包括：

步骤401：以一定的波特率，接收总线上的串行数据，将所述串行数据转换为并行数据。

步骤402：根据并行数据及其对应的协议确定是否进行总线的RAM使用权申请，如果是，执行步骤403；否则，修改相应的设备信息，返回步骤401继续进行总线上数据的接收。

所述并行数据可以根据帧头和目的地址分为SD1～SD5五种报文类型，SD1表示寻找新上线的设备；SD2表示非周期性数据；SD3表示实时数据；SD4表示令牌数据；SD5表示管理任务；相应的，本步骤具体可以为：

判断并行数据的报文类型，当报文类型为SD1或SD4时，确定进行相应设备信息的修改，返回步骤401继续进行总线上数据的接收；当报文类型为SD2或SD3或SD5时，确定进行总线RAM使用权的申请，执行步骤403。

所述设备信息包括令牌所有者、上线设备列表等信息，可以通过上线设备表和令牌管理表等进行上述信息的管理。所述信息可以通过寄存器进行存储。

步骤403：进行总线的RAM使用权申请；执行步骤405。

步骤404：确定CPU使用RAM进行数据存取时，进行CPU的RAM使用权申请，执行步骤405。

步骤405：检测到所述总线的RAM使用权申请和/或CPU的RAM使用权申请，根据预定规则确定RAM的使用者。

所述预定规则具体为：

判断RAM当前状态；

当RAM为空闲状态时，如果同时检测到总线的RAM使用权申请和CPU的RAM使用权申请，确定总线为RAM的使用者；如果只检测到总线的RAM使用权申请或CPU的RAM使用权申请，相应确定总线或CPU为RAM的使用者；

当RAM为非空闲状态时，相应确定进行申请的总线或CPU等待，直至RAM的当前使用者完成RAM中数据的存取，RAM转入空闲状态。

步骤406：所确定的RAM的使用者使用RAM进行相应数据的存取。

本发明中所述总线可以为用于串行数字通信的总线，即总线上传输的信号为串行的数字信号。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种总线接口，其特征在于，包括：总线数据处理模块、CPU接口模块、仲裁模块、以及RAM接口模块；其中，

总线数据处理模块，用于从总线接收数据，并根据接收到的数据确定进行RAM的使用时，向仲裁模块发送RAM使用权申请；还用于当仲裁模块确定总线数据处理模块获得RAM使用权时，通过RAM接口模块与RAM进行数据存取；还用于将从RAM中读取到的数据输出到总线上；

CPU接口模块，用于连接CPU，当确定CPU进行RAM使用时，向仲裁模块发送RAM使用权申请；还用于仲裁模块确定CPU获得RAM使用权后，通过RAM接口模块实现CPU与RAM之间的数据存取；

仲裁模块，用于接收到总线数据处理模块和/或CPU接口模块发来的RAM使用权申请，根据预定规则确定RAM使用权的归属；

RAM接口模块，用于根据仲裁模块的确定结果，实现RAM与总线数据处理模块、或RAM与CPU接口模块之间的数据存取。

2.根据权利要求1所述的接口，其特征在于，总线数据处理模块还用于确定进行总线数据的接收或输出时所需使用的波特率。

3.根据权利要求2所述的接口，其特征在于，总线数据处理模块包括：

接收模块，用于按照波特率控制模块提供的时钟信号，接收数据总线上的串行数据，将所述串行数据转换为并行数据；

协议处理模块，用于根据接收模块转换得到的并行数据确定进行RAM数据的存取时，向仲裁模块发送RAM使用权申请；还用于仲裁模块确定协议处理模块获得RAM使用权后，通过RAM接口模块与RAM进行数据存取；

波特率控制模块，用于根据接收模块转换得到的并行数据，确定接收模块和发送模块所需使用的波特率，并产生相应的时钟信号提供给接收模块和发送模块；

发送模块，用于将协议处理模块从RAM中读取的数据转换成串行数据，根据波特率控制模块提供的时钟信号，将所述串行数据逐位输出到总线上。

4.根据权利要求3所述的接口，其特征在于，波特率控制模块包括：

波特率自适应模块，用于根据接收模块转换得到的并行数据，确定接收模块和发送模块所需使用的波特率，并控制波特率发生模块产生相应的时钟信号；

波特率发生模块，用于在波特率自适应模块的控制下产生相应的时钟信号，并将所述时钟信号提供给接收模块和发送模块。

5.根据权利要求3所述的接口，其特征在于，协议处理模块还用于确定所述并行数据的报文类型，并行数据的报文类型为SD2或SD3或SD5时，确定进行RAM数据的存取；所述并行数据的报文类型为SD1或SD4时，控制设备信息管理模块进行相应设备信息的修改；相应的，

总线数据处理模块进一步包括设备信息管理模块，用于存储总线上各个设备的信息，并在协议处理模块控制下进行相应设备信息的修改；

其中，SD1表示寻找新上线的设备；SD2表示非周期性数据；SD3表示实时数据；SD4表示令牌数据；SD5表示管理任务。

6.根据权利要求1至5任一项所述的接口，其特征在于，所述预定规则为：RAM为空闲状态，且同时检测到总线的RAM使用权申请和CPU的RAM使用权申请时，确定总线为RAM的使用者；RAM为空闲状态，且只检测到总线的RAM使用权申请或CPU的RAM使用权申请，相应确定总线或CPU为RAM的使用者；RAM为非空闲状态时，相应确定进行申请的总线或CPU等待，直至RAM的当前使用者完成RAM中数据的存取，RAM转入空闲状态，以空闲状态的使用权确定方法进行RAM使用者的确定。

7.一种RAM使用权的控制方法，其特征在于，包括：

检测到总线的RAM使用权申请和/或CPU的RAM使用权申请，根据预定规则确定RAM的使用者，所述使用者进行RAM中数据的存取；

所述根据预定规则确定RAM的使用者具体为：

判断RAM当前状态以及检测到的使用权申请；

RAM为空闲状态时，同时检测到总线的RAM使用权申请和CPU的RAM使用权申请，确定总线为RAM的使用者；只检测到总线的RAM使用权申请或CPU的RAM使用权申请，相应确定总线或CPU为RAM的使用者；

RAM为非空闲状态时，相应确定进行申请的总线或CPU等待，直至RAM的当前使用者完成RAM中数据的存取，RAM转入空闲状态，以空闲状态的使用权确定方法进行RAM使用者的确定；

检测到总线的RAM使用权申请之前，该方法进一步包括：

以一定的波特率，接收总线上的串行数据，转换为并行数据后，根据并行数据确定是否进行总线的RAM使用权申请。

8.根据权利要求7所述的方法，其特征在于，所述根据并行数据及其对应的协议确定是否进行总线的RAM使用权申请具体为：

判断并行数据的报文类型，当报文类型为SD1或SD4时，确定进行相应设备信息的修改；当报文类型为SD2或SD3或SD5时，确定进行总线RAM使用权的申请；

其中，SD1表示寻找新上线的设备；SD2表示非周期性数据；SD3表示实时数据；SD4表示令牌数据；SD5表示管理任务。

Images