CN2938595Y - 一种用于板间通信的高速串行接口装置 - Google Patents
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Abstract
一种用于板间通信的高速串行接口装置，涉及数据通信技术领域；该接口装置包括主站和通过串行接口总线分别连接所述主站的各子站；所述各子站的串行接口由数据接收模块和数据发送模块组成；主站采用地址码码分多址的通信方式发送数据到各个子站；各子站采用由所述主站轮询顺序控制时序的通信方式发送数据到所述主站；其特征在于，所述数据发送模块包括可由子站直接向其端口写入整个帧的、用于控制子站发送，即完成请求发送和得到允许后发送工作的FPGA单元；各子站的FPGA单元对串口接收到的数据包先进行预处理。该通信方式采用HDLC的包解析，以帧为基本单位的高速串行同步通信方式，适用于在一主多从的通信系统中应用。
Description
技术领域
本实用新型涉及一种用于板间通信的高速串行接口装置，特别是涉及一种应用于综合业务基础平台(Intergate Service Basic Platform)的、模块(板)间的、点对多点的、串行同步数据传输接口的通信技术。
背景技术
在系统设计中，寻找一种快速高效且稳定的模块间通信方式，是一个很重要的环节，为通信机箱设备寻找一种高效，稳定，可裁减的点对多点通信方式就成为了设备硬件和底层软件研发人员的一个重要任务。在点对多点的应用中，过去通常的设计是采用RS-422平衡串口辅以软件解码的方式或采用硬件握手的并行通信方式。但这两种方式都各有其缺点，比如422的串口速度不够高，一般只有几十Kbit，最高不超过一百多Kbit，往往不能满足高速的通信需要；硬件握手的并行通信速度在CPU高速反应下传输速度虽然比较高，且传输时以字节为单位，数据吞吐量比较大，一般可达到一百多KByte。但由于数据线较多，对布线有一定要求，若传输采用TTL电平，干扰比较大，容易引起系统的不可靠；若传输全部采用485电平，连线又太多，布线比较困难。因此研究一种高速同步串行通讯方式，有其很现实的应用价值。该通信模型覆盖了CPU控制、FPGA(现场可编程门阵列)逻辑控制、HDLC(高级数据链路控制协议)包的解析等内容，有一定的复杂度。
在一个通信设备机箱中，各设备板卡之间通常需要通过背板传递大量信息，在通常的情况下，需要互相通信的板卡中有一块主控板和若干设备板，主控板和设备板间有信息传递，而设备板间无信息传递或者可以通过主控板转发信息，即需要一个点对多点的通信方式来实现。以传输比特的方式可以分为串行方式和并行方式。串行方式的通信又可以分为同步和非同步串行方式。在非同步的串行通信方式中以UART为例，发送数据相对简单，在时间上可以随意控制，只要连续向串行端口中写入数据即可。但是，接收数据比较麻烦，因为中断接收时，数据常常不均匀流畅，其中存在空白间隔，给数据处理带来困难，而且在每接收一个或几个字符就需要产生一个中断，在大量的数据吞吐时会产生大量的中断，给系统造成很大的开销。在同步串口中，HDLC(高级数据链路控制协议)需要CPU支持HDLC接口或额外HDLC专用控制芯片(ASIC)，在点对多点通信中，实现平衡HDLC时，如采用时分复用的2M或8M总线，则还需要时分复用(TDM)模块，而非平衡式HDLC则控制协议比较复杂，子站只有在得到主站的特殊指令时才能发送一帧或者连续几帧，而主站在通常情况下并不知道子站有没有消息帧要发送，只能依靠轮询来保证子站的发送，这种靠软件来实现协调，对于处理能力有限的嵌入式系统的CPU来说是个不小的负担。
发明内容
本实用新型的目的是提供一种高效、高速、简便的用于板间通信的高速串行接口装置
为实现以上目的，本实用新型的技术方案是提供一种用于板间通信的高速串行接口装置，包括主站和通过串行接口总线分别连接所述主站的一个以上的子站；所述各子站(接口板)的串行接口由数据接收模块和数据发送模块组成；
主站(主控板)采用地址码码分多址的通信方式发送数据到各个子站(接口板)，即主站(主控板)发送的串行数据同时送到各个子站(接口板)，各个子站(接口板)根据数据包中的地址ID和自己本板的ID号来确定该数据包是否是发送给自己的；
各子站(接口板)采用由主站(主控板)轮询顺序控制时序的通信方式发送(上报)数据到主站(主控板)，即各子站(接口板)向上上报数据包的时序是由主站(主控板)的轮询顺序来决定的，只有主站(主控板)轮询到的子站(接口板)才可以发送自己的数据包；
其特征在于，
所述主站操作系统采用VxWorks(实时多任务操作系统)，其上层应用软件能够在发送时就向写端口连续的写入帧数据，而在接收时在同一个中断处理中就能在读端口连续读出一个帧中的所有的数据；板间数据通信采用帧为单位的传输方式；接收采用中断接收数据和任务处理数据相结合方式，中断处理程序把接收数据从FPGA读入内存中的接收缓冲，并释放信号量；接收任务得到信号量后处理接收缓冲，并作相应操作；另外在接收任务中轮询子站发送请求端口，并发出发送允许信号，由于子站发送是由主站发送允许信号控制的，发出发送允许信号的动作和接收是相对同步的；
所述数据发送模块包括：
用于为发送缓冲区提供地址总线、在发送控制寄存器单元的控制下能够自动提供缓冲区地址的累加的发送检验计数器单元；
用于控制缓冲区数据的发送、并负责处理串行数据的编码的发送控制寄存器单元；
用做发送缓冲区的发送寄存器单元；
能根据对主站(主控板)发下来的命令的解析，判断是否要由FPGA进行应答的发送命令解析单元；
可由子站直接向其端口写入整个帧的、用于控制子站发送，即完成请求发送和得到允许后发送工作的FPGA单元；
对于子站的应用软件来说，底层的发送和接收控制完全是透明的，由FPGA单元完成；
各子站(接口板)的FPGA单元对串口接收到的数据包先进行预处理，然后在根据情况决定是否需要CPU来进行下一步的处理。
进一步，所述串行接口总线包括收发数据线、时钟同步线、一个以上的发送控制线；
进一步，所述数据接收模块包括：
用于为接收缓冲区提供地址总线，并能在接收控制寄存器单元的控制下，自动提供缓冲区地址的累加的接收检验计数器单元；
用于控制缓冲区数据的接收，并负责处理串行数据的编码的接收控制寄存器单元；
用做接收缓冲区的接收寄存器单元；
用于解析主站(主控板)发下来的命令，控制子站(接口板)的数据接收的握手单元。
本实用新型提供的用于板间通信的高速串行接口装置是在HDLC的基础上，利用FPGA可编程门阵列电路实现以帧为基本单位的高效简单的同步串行通信方式，并在主站(主控板)上开发基于VxWorks实时操作系统的驱动程序。通过该通信方式，上层应用软件能够在发送的时候就向写端口连续的写入帧数据，而在接收的时候在同一个中断处理中就能在读端口连续读出一个帧中的所有的数据。由于采用帧为单位的传输方式，所以比以字节为单位的UART方式效率更高。而采用硬件FPGA逻辑和握手线来控制子站发送，比以协议来控制子站发送的非平衡式的HDLC更为简便，由于更多的控制工作由FPGA完成，软件应用程序不必花太多资源管理协调串行通信，效率也能大为提高。子站如果需要向主站发送消息包，直接向子站的FPGA的端口写入整个帧，由FPGA完成请求发送和得到允许后发送工作，发送完成后给CPU返回发送完成指示。主站也免去了向无消息包发送的子站发包轮询的开销。采用这种方法，其目标速率取决于模块(板)间传递的同步时钟，一般达到8～16MHz，也就是说，这种方法的速率可达到8～16Mbit，去除帧头、帧尾等额外开销，有效传输也可达几百KByte甚至兆级Byte。另外在各子站(接口板)的通信串口中，增加了模块的智能性，也就是对串口接收到的数据包先进行预处理，然后在根据情况决定是否需要CPU来进行下一步的处理。通过这个功能的引入，大大减轻了各子站(接口板)上CPU的工作负荷，使系统的稳定性得到较大的提高。
本实用新型的优点是用于板间通信高效、高速、简便。
附图说明
图1为用于板间通信的高速串行接口的应用示意框图；
图2为用于板间通信的高速串行接口的功能模块结构图；
图3为用于板间通信的高速串行接口的软件操作流程图；
图4为用于板间通信的高速串行接口的原理框图；
图5为数据发送模块的原理图；
图6为数据发送的软件流程框图；
图7为数据接收模块的原理图；
图8为数据接收的软件流程框图。
具体实施方式
以下结合附图说明对本实用新型的实施例作进一步详细描述，但本实施例并不用于限制本实用新型，凡是采用本实用新型的相似结构及其相似变化，均应列入本实用新型的保护范围。
如图1所示，为用于板间通信的的高速串行接口的应用示意框图，所述的用于板间通信的高速串行接口装置，背板上的总线包括收发数据线，时钟同步线，发送控制线×N(N为最大子站数量)。高速串行接口装置采用帧为单位的传输方式，底层采用透明HDLC传输。参见图1所示，主站通过总线分别连接1至N个子站，所述主站通过底层透明HDLC向子站发送数据帧，子站FPGA通过HDLC收到数据帧后分析数据帧的目的地址，如果不是本站地址则丢弃，不向CPU报告；如果是本站地址则产生中断并把数据送给CPU。子站在发送数据时，对于子站的上层软件应用来说，直接向子站的FPGA提供的端口写入要发送的数据帧的所有内容。FPGA在收到要发送的数据帧后，首先通过发送控制线向主站发出请求，在主站允许发送后再通过底层的HDLC发出数据帧。主站的FPGA把发送控制线通过端口提供给CPU轮询，在CPU发现有子站需要发送的时候通过发送控制线给出允许发送信号。由此可以看出，对于子站的应用软件来说，底层的发送和接收控制完全是透明的，由FPGA单元完成，大大降低了对子站CPU的处理能力的要求。对于主站来说，所需要做的也仅仅是通过发送控制线来协调各子站的数据发送，保证同一时间只有一个子站在发送即可，无需复杂的协议控制，使串口通信对软件的依赖程度降到最低。
如图2所示，为用于板间通信的高速串行接口的功能模块结构图，所述的高速串行接口的功能模块结构包括：一数据接收模块，用于数据包的接收，由同步串行数据接收子模块和连接所述同步串行数据接收子模块的接收寄存器组成，所述同步串行数据接收子模块设有C8I同步时钟输入口和RXD数据接收端口；一数据发送模块，用于数据包的发送，由同步串行数据发送子模块和连接所述同步串行数据发送子模块的发送寄存器组成，所述同步串行数据发送子模块设有C8I同步时钟输入口和TXD数据发送端口；所述接收寄存器连接所述发送寄存器，所述发送寄存器设有INT中断输出线；接口方式：高速串行接口模块对外有四个物理接口，C8I同步时钟输入口、RXD数据接收端口、TXD数据发送端口和INT中断输出线。另通过数据地址线使用五个I/O地址端口。
下表定义了内部寄存器：
| IO口 | 定义 | 读写 | 说明 |
| 0 | 发送控制寄存器TCR | 读写 | Bit0：通道传送指示 0：开始传送忙(由CPU清零)；1：传送结束(由FPGA置位)。Bit7：环回测试 1：通道环回；0：取消环回。 |
| 1 | 发送数据寄存器DT | 写 | 连续写入 |
| 2 | 接收控制寄存器RCR | 读写 | Bit0：缓冲满指示 0：清空(由CPU清零)；1：满(由FPGA置位)。 |
| 3 | 接收数据寄存器DR | 读 | 连续读出(有效长度由R_LENGTH决定) |
| 4 | 接收数据长度寄存器R_Length[7:0] | 读 |
如图3所示，为用于板间通信的高速串行接口的软件操作流程图，当发送数据时，先初始化，然后查询发送模块是否空闲，如果不空闲则继续查询，如果空闲则向发送数据寄存器DT写入发送的数据，最后启动发送；当接收数据时，先初始化，然后查询接收模块是否空闲，如果空闲则继续查询，如果不空闲则从接收数据寄存器DR读出接收的数据长度，最后从接收数据寄存器DR中读出接收的数据。
本实用新型实施例所提供的用于板间通信的高速串行接口装置中，所述主站操作系统采用VxWorks，接收采用中断接收数据和任务处理数据相结合方式，中断处理程序把接收数据从FPGA读入内存中的接收缓冲，并释放信号量。接收任务得到信号量后处理接收缓冲，并作相应操作。另外在接收任务中轮询子站发送请求端口，并发出发送允许信号；考虑到子站发送是由主站发送允许信号控制，发出发送允许信号的动作和接收是相对同步的，所以设计把轮询发送请求端口的动作放在接收任务中完成，而不另起子站发送状态轮询任务；这样一方面可以减少操作系统任务数量，减少不必要的任务上下文切换的开销，另一方面也可更好的同步接收和轮询动作。在发送时只要发送指示为空闲，直接向发送端口发送即可。在子站单片机上由于工作较为简单，不采用操作系统，主程序为一个循环处理，发送时判断FPGA的发送状态，如果为空闲则直接把数据帧写入发送端口。接收采用中断方式，收到数据后放在接收缓冲中就退出中断处理，由主循环处理程序来处理接收缓冲中的数据。
具体地说，在设计这样的通信系统时，考虑到各类型子站(接口板)与主站(主控板)之间通信数据量很大，而采用并行通信的方式又会导致背板上数据线数量很多，增加系统被干扰的概率，所以采用了串行通信作为系统中各站(板卡)的通信方式。相比并行通信，串行通信的优势在于它的接口上需要的通信线数量很少，这样可以方便的通过更改串口总线的接口形式，背板上合理布线，以及对传输数据编码等方法来增加总线的抗干扰能力。
在本实用新型实施例的综合业务基础平台系统中，主站(主控板)采用的是高性能的860处理器做CPU，而考虑到成本因素，子站(接口板)上采用的是较低成本的196处理器做CPU。在各子站(接口板)中，要处理的数据量本身就很大，而且还要负责通信协议的处理，所以有时在子站(接口板)上CPU的时间资源就会十分紧张，在极端情况下，会导致数据包的丢失。基于上面的原因，在设计通信串口时，增加了模块的智能性，也就是对串口接收到的数据包先进行预处理，然后在根据情况决定是否需要CPU来进行下一步的处理，从而大大减轻了各子站(接口板)上CPU的工作负荷，使系统的稳定性得到较大的提高。
在本系统中，所有子站(接口板)和主站(主控板)共用一组串行接口线。
主站(主控板)采用地址码码分多址的通信方式发送数据到各个子站(接口板)，即主站(主控板)发送的串行数据同时送到各个子站(接口板)，各个子站(接口板)根据数据包中的地址ID和自己本板的ID号来确定该数据包是否是发送给自己的。
各子站(接口板)采用由主站(主控板)轮询顺序控制时序的通信方式发送(上报)数据到主站(主控板)，即子站(接口板)向上上报数据包的时序是由主站(主控板)的轮询顺序来决定的，只有主站(主控板)轮询到的子站(接口板)才可以发送自己的数据包。
如图4所示，为用于板间通信的高速串行接口的原理框图，所述的用于板间通信的高速串行接口主要分为两部分，数据发送模块主要负责数据包的发送，数据接收模块主要负责数据包的接收。
各引脚的定义见下表。
| 名称 | 方向 | 含义 |
| RST_SERIAL | 输入 | 复位串口模块 |
| /BUSY | 输入 | 发送模块忙指示 |
| WORK_CLK_T | 输入 | 发送模块工作时钟 |
| /WREN | 输入 | CPU写发送缓冲区信号 |
| DIN[7..0] | 输入 | CPU并行数据总线 |
| TXD | 输出 | 串行输出数据 |
| CLR_BUSY | 输出 | 清忙标志信号 |
| SET_BUSY | 输出 | 置位忙标志信号 |
| FULL | 输入 | 发送缓冲区满标志位 |
| RXD | 输入 | 串行数据接收 |
| WORK_CLK | 输入 | 接收模块工作时钟 |
| /RDEN | 输入 | CPU读接收缓冲区信号 |
| BORAD_ID | 输入 | 接口板ID编号 |
| ADR_WR[7..0] | 输出 | 接收缓冲区地址总线 |
| SET_FULL | 输出 | 设置缓冲区满信号 |
| DATA_LEG[7..0] | 输出 | 缓冲区中有效数据的长度 |
| DAT_H_O[7..0] | 输出 | 输出到CPU的缓冲区数据总线 |
如图5所示，为数据发送模块的原理图，它由几个主要的模块单元组成，分别是：
发送检验计数器(COUNTER_TEST)单元：用于为发送缓冲区提供地址总线，在发送控制寄存器单元的控制下，能够自动提供缓冲区地址的累加。
发送控制寄存器(WR_RAM_N)单元：用于控制缓冲区数据的发送，并负责处理串行数据的编码。
发送寄存器(RAM_512)单元：为一块256字节的RAM，做发送缓冲区。
发送命令解析(SEL_DEAL)单元：根据对主站(主控板)发下来的命令的解析，判断是否要由FPGA进行应答。
FPGA(_DEAL)单元：FPGA对主站(主控板)下发的命令的应答模块，用于控制子站发送，即完成请求发送和得到允许后发送工作的；对于子站的应用软件来说，底层的发送和接收控制完全是透明的，由FPGA完成，可直接向子站的FPGA的端口写入整个帧。
子站(接口板)采用硬件FPGA逻辑和握手线来控制其数据发送；子站如果需要向主站发送消息包，直接向子站的FPGA单元的端口写入整个帧，由FPGA单元完成请求发送和得到允许后发送工作，发送完成后给CPU返回发送完成指示；数据发送的软件流程图如图6所示，在数据发送模块中，CPU如果要发送数据，首先会查询数据发送模块的缓冲区是否为空闲状态，如果忙，则等待；如果空闲，则向发送缓冲区中写入待发送的数据，并保存待发送数据的长度，同时将空闲状态设置为忙，通知FPGA可以发送该数据帧；而FGPA接收到CPU的发送指示后，并不是立即就通过串行总线将数据发送出去，它需要等待到主站(主控板)的轮询命令后，才能发送；否则会造成串行总线的数据冲突；所以要查询是否允许发送，如果允许则通过串行总线将数据发送出去；然后查询数据发送是否结束，如果结束则进行发送数据的地址累加；如果没有结束则清除缓冲区忙标志；如果主站(主控板)轮询到达某子站(接口板)时，而该子站(接口板)正好没有数据要发送，则FPGA会自动回复主站(主控板)一个空的握手包，通知主站(主控板)本子站(接口板)无有效数据发送；这一过程对于子站(接口板)CPU来说是不可见的，已经被FPGA的处理所隔离了，这样可以使子站(接口板)CPU的能够更加有效的工作，而不必频繁的处理无用的轮询命令。
其他的模块由于功能比较简单，所以在这里不再一一介绍。
如图7所示，为数据接收模块的原理图，它由几个主要的模块单元组成，分别是：
接收检验计数器(COUNTER_TEST)单元：用于为接收缓冲区提供地址总线，在接收控制寄存器单元的控制下，能够自动提供缓冲区地址的累加；
接收控制寄存器(RD_RAM_N)单元：用于控制缓冲区数据的接收，并负责处理串行数据的编码；
接收寄存器(RAM_512)单元：为一块256字节的RAM，做接收缓冲区。
握手(HANDSHAKE)单元：解析主站(主控板)发下来的命令。
如图8所示，数据接收的软件流程图，在数据接收模块中，首先查询接收缓冲区是否满，如果不满则进行串行数据解码，接收到接收缓冲区，经串/并转换写入缓冲区地址累加，并通过FPGA对数据包目标板ID的判断，判断是否为发送给本板的数据包，以决定是否需要通知CPU有效数据的到达；如果不是发送给本板的数据包，则直接被丢弃；如果是则判断数据接收是否结束，如果数据接收结束则通知CPU新包到达，如果数据接收没有结束则继续进行串行数据解码；同时HANDSHAKE模块对主控板下发的轮询命令进行解析，用来通知发送模块MY_RAM_T。
高速通信串口使用的编码方法是简化的HDLC编码方案，每帧的起始和结束以″7E″(01111110)做标志，两个″7E″之间为数据段(含地址数据、控制数据、信息数据)和帧校验序列。帧校验采用CRC算法，对除了插入的″零″以外的所有数据进行校验。为了避免将数据中的″7E″误为标志，在发送端和接收端要相应地对数据流和帧校验序列进行″插零″及″删零″操作，即发送时每当遇到数据包中的连续5个1bit时在其后插入一个0bit，接收时每当遇到数据包中的连续5个1bit时，就将其后一个0bit删除掉。为了使实现更简便一些，我们略去了CRC校验部分，成帧结构如下：
| 起始标志 | 数据流 | 结束标志 |
| 01111110 | … | 01111110 |
解决的关键问题：
传输仲裁问题。由于是点对多点通信，在同一时间只能有一个子站向主站传输数据。即主站决定在某一时间点允许哪个子站发送数据，并向其发出允许发送的信号，另外子站在需要向主站发送数据是必须发出请求发送信号，并等待允许发送信号才能发送。
帧格式定义。由于是以帧为基本传输单位，必须使用包头和包尾来为消息包进行定界。如何避免在消息包中的数据部分如果出现包头包尾的数值造成消息包定界错误。
Claims (2)
1、一种用于板间通信的高速串行接口装置，包括主站和通过串行接口总线分别连接所述主站的一个以上的子站；所述各子站的串行接口由数据接收模块和数据发送模块组成；其特征在于，
所述数据发送模块由：
用于为发送缓冲区提供的地址总线、在发送控制寄存器单元的控制下能够自动提供缓冲区地址的累加的发送检验计数器单元；
用于控制缓冲区数据的发送、并负责处理串行数据的编码的发送控制寄存器单元；
用做发送缓冲区的发送寄存器单元；
能根据对主站发下的命令进行解析并判断的发送命令解析单元组成；
所述数据接收模块由：
用于为接收缓冲区提供地址总线，并能在接收控制寄存器单元的控制下，自动提供缓冲区地址的累加的接收检验计数器单元；
用于控制缓冲区数据的接收，并负责处理串行数据的编码的接收控制寄存器单元；
用做接收缓冲区的接收寄存器单元；
用于解析主站发下的命令，控制子站的数据接收的握手单元组成。
2、根据权利要求1所述的用于板间通信的高速串行接口装置，其特征是，所述串行接口总线由收发数据线、时钟同步线、一个以上的发送控制线组成。
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| CNU2006200395914U CN2938595Y (zh) | 2006-02-20 | 2006-02-20 | 一种用于板间通信的高速串行接口装置 |
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