CN111475447B - 一种基于lvds的高速串行传输的装置及数据传输方法 - Google Patents

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Abstract

本发明一种基于LVDS的高速串行传输装置及其方法，涉及数据通信的技术领域，包括发送器和接收器，所述发送器与接收器通信连接，其特征在于：所述发送器用于负责处理数据的发送，所述接收器用于负责处理数据的接收；所述发送器和接收器可以使用同频而非同源的工作时钟，所述发送器设有至少一个，所述接收器设有至少一个。本发明发送端通过使用固定数值帧格式且使用填充数据的方法，在接收端使用每次都重新检测帧边界、自动检测频偏快慢标志来控制、只接收有效数据丢弃填充数据的方法，从而有效的实现同频非同源系统之间的双向通信；从而达到电路结构简单、成本低廉，易于实现，没有缓冲电路，数据传输时延小，实时性高，通信速率高的效果。

Description

一种基于LVDS的高速串行传输的装置及数据传输方法
技术领域
本发明涉及数据通信的技术领域，特别是涉及一种基于LVDS的高速串行传输的装置及数据传输方法。
背景技术
随着技术的发展，同一块单元板内的不同芯片之间或不同电路板之间的数据通信速率要求越来越大；因此需要相应的高速传输方法来解决工程技术难题。目前不同芯片之间或不同电路板之间常用的标准高速通信协议主要有USB、网口、SATA、PCIE或其他一些基于SERDES器件的特定传输协议，这些传输协议或标准都存在需要复杂的CDR时钟恢复单元或需要配套复杂的应用软件的支撑；即存在需要复杂的硬件电路支撑或复杂的应用软件支撑，因此使用成本相对较高。
除此之外，社会上亦有一些机构发明的一些专利技术，它们大多使用如下现技术：1、基于SERDES技术的二次开发应用，特点速度高成本高；2、基于差分LDVS的自定义串行传输技术。其中基于差分LDVS的自定义串行传输技术大概亦有如下的几种技术特点：使用多对LVDS差分引脚分别传输数据和随路时钟；只使用一对或多对LVDS差分引脚来传输数据而没有传输随路时钟，在数据接收时使用自制的CDR时钟恢复或跟随电路、或通过使用FIFO等类似的复杂缓冲电路来实现数据恢复，进而完成数据接收通信。
以上现有技术需要复杂的专用电路(芯片)、或需要较多外部连接线、或需要自制的CDR时钟恢复、或存在需要控制复杂缓冲电路来实现的数据恢复，或高昂的使用成本等缺点。
因此，需要一种结构简单、使用方便、成本低廉、实时性高、可靠性高、低传输时延的基于LVDS的高速串行传输方法及其装置。
发明内容
为实现上述目的，本发明采用如下技术方案：一种基于LVDS的高速串行传输的装置，包括发送器和接收器，所述发送器与发送器通信连接，其特征在于：所述发送器用于负责处理数据的发送，所述接收器用于负责处理数据的接收；所述发送器和接收器可以使用同频而非同源的工作时钟，所述发送器设有至少一个，所述接收器设有至少一个；
进一步的，所述发送器内设有数据帧控制模块、8B10B编码模块和并串转换模块，所述数据帧控制模块依次与8B10B编码模块和并串转换模块通信连接，所述数据帧控制模块内设有填充数据；
进一步的，所述约定数据格式包括帧头码、数据和若干填充数据。
进一步的，所述接收器设有串并转换与帧头码检测模块、并行数据接收控制模块和8B10B解码模块；所述串并转换与帧头码检测模块依次与并行数据接收控制模块和8B10B解码模块通信连接；
进一步的，所述串并转换与帧头码检测模块设有三个串并转换单元；
进一步的，一种基于LVDS的高速串行传输的数据传输方法，包括基于LVDS的高速串行传输的装置，所述方法包括：
S1.发送器将并行数据打包成约定数据格式；
S2.发送器将并行数据转化为串行数据，然后逐位送出去；
S3.接收器收到串行数据后将数据由串行数据转化为并行数据；
S4.接收器对并行数据进行判断是否接收完所有有效数据；如接收完毕进行下一步，如未接收完毕，继续步骤S3；
S5.接收器将有效数据进行解码得到原始数据。
进一步的，所述约定数据格式包括有效数据和填充数据；
进一步的，所述步骤S3中收到串行数据后将数据由串行数据转化为并行数据包括以下步骤：对并行数据进行检测，判断是否检测到帧头码；
将检测到的帧头码进行帧边界的锁定；
判断出第1快锁定和第2快锁定的串并检测通道；
输出最准确的并行通道数据；
并行数据接收控制模块将填充数据丢掉。
进一步的，所述串并转换与帧头码检测模块的工作时钟频率是数据传输速率的三倍，所述工作时钟频率以每3个时钟周期为一个数据接收采样周期，所述数据接收采样周期内的三个时钟周期分别与三个串并转换单元一一对应；
进一步的，在进行帧边界锁定的同时进行频率快慢的检测。
本发明的工作原理为：发送端通过使用固定数值帧格式且使用填充数据的方法，在接收端使用每次都重新检测帧边界、自动检测频偏快慢标志来控制、只接收有效数据丢弃填充数据的方法，从而有效的实现同频非同源系统之间的双向通信；而且所有模块都可以通过改变时钟频率的方法来实现不同传输速率的应用要求。
本发明的有益效果为：1、通过改变时钟频率就可以改变数据的传输速率，可以满足各种不同的数据传输速率要求；2、可以实现同频非同源系统之间的双向通信，能自动智能的处理收发双方的频率偏差；3、能自动检测接收工作时钟比发送工作时钟快或慢，从而更准确的控制数据的接收，保证数据传输的准确性；4、每帧都重新释放、重新检测帧头码，重新选择和接收最准确的那一路串并转换通道数据，保证长期工作的稳定性；5、利用帧头码检测锁定的起始时间，更准确更安全的实现低频时钟对高频数据的接收；6、电路结构简单，没有复杂的CDR时钟恢复等模拟电路，只有简单的数据逻辑电路；7、没有缓冲电路，数据传输时延小，实时性高；8、通信速率高，成本低，而且可以显著减少芯片间或电路板间的连接线。
附图说明
附图对本发明作进一步说明，但附图中的实施例不构成对本发明的任何限制。
图1为本发明输送方法的流程图；
图2为本发明中定义的数据帧格式；
图3为本发明的数据发送模块结构示意图；
图4为本发明的数据接收模块结构示意图；
图5为本发明的串并转换接收实现示意图；
图6为本发明的数据接收实现流程图
具体实施方式
下面将结合附图对本发明作进一步的描述，其中，以图1的方向为准。
本发明一实施例提供的一种基于LVDS的高速串行传输的装置及数据传输方法，所述装置包括发送器和接收器，所述发送器与接收器通信连接，发送器的作用是负责处理数据的发送，接收器的作用是负责处理数据的接收；本装置支持单工或双工通信方式；单工通信时，设有一发送器和一接收器；全双工通信模式时，设有两个发送器和两个接收器，其中一个发送器和一个接收器设置在一边，另一个发送器和接收器设置在另一边，两边的发送器和接收器的连接方式是一边的发送器与另一边的接收器连接，另一边的发送器连接到对方的接收器；现举例说明：在所述装置的左边和右边均设有一个发送器和接收器，左边的发送器与右边的接收器连接，左边的接收器与右边的发送器连接，左边的发送器将其数据发送给右边的接收器，而右边的发送器将数据发给对方的接收器。所述发送器和接收器可以使用同频而非同源的工作时钟，同频而非同源即允许数据的发送端和接收端存在有频偏。
如图3所示，所述发送器内设有数据帧控制模块、8B10B编码模块和并串转换模块，所述数据帧控制模块与8B10B编码模块和并串转换模块依次连接；数据帧控制模块201将输入的并行数据打包成约定数据格式，本实施例优选为数据帧格式，如图1所示的数据帧格式，此数据帧格式的数据长度为M，数据帧的最后N个数据为填充数据(所述填充数据即在发送端的数据帧最后插入若干个数据，而后被接收端丢掉的无效数据)，且数据帧的第1个数据为帧头码，数据帧内的每个数据的位宽都固定为8bit，帧头码固定是8B10B编码中的K28.5，帧数据长度M的值大于32，填充数据N的值为大于1的正整数，填充数据的作用是为了处理收发双方的频偏，频偏处理即是通过在发送端插入填充数据而接收端直接丢弃填充数据的方法来实现发送有效数据与接收有效数据的一致性，完成正常的收发数据通信，填充数据是非K码的任意数据。
数据帧控制模块201以10个时钟周期为单位将打包好的数据帧内的数据逐一发送到下一级模块处理(即8B10B编码模块)，8B10B编码模块202将8B10B编码模块输入的8bit数据做8B10B编码转换为10bit数据，然后再输出到下一级处理(即并串转换模块)，并串转换模块203将编码后的10bit数据转换为1bit的比特流数据并发送到接收器，从而完成整个发送处理过程。
如图4所示，所述接收器设有串并转换与帧头码检测模块301、并行数据接收控制模块302和8B10B解码模块303；所述串并转换与帧头码检测模块依次与并行数据接收控制模块和8B10B解码模块通信连接。
如图5所示，串并转换与帧头码检测模块301作用是实现数据串并转换、数据接收，其设有串并转换单元和帧头码检测单元，其中串并转换单元设有三个；串并转换和帧头码检测模块301以每3个时钟周期为一个数据接收采样周期，分别控制3个通道的串并转换单元的数据接收，数据接收方式是将一个数据接收采样周期内的3个时钟周期标记为时钟周期0、时钟周期1、时钟周期2，再分别用这3个时钟周期中的一个去控制对应的一个通道的串并转换单元。
串并转换与帧头码检测模块301的帧头码检测单元实时检测各个通道是否检测到帧边界(是否检测到K28.5字符)，如检测到帧边界则将帧边界锁定信号输出高电平，此过程对应图6所示的步骤502和步骤503，上述帧边界锁定后串并转换和帧头码检测模块301再通过检测各通道串并转换单元锁定的先后顺序，判断出哪个是第1快锁定接收通道、哪个是第2快锁定接收通道；即实现图5中的步骤505；从图5可知，由于高速接收采样时钟是传输速率的3倍，因此理论上每一帧数据都至少有两个通道串并转换单元可以正确的检测到帧边界及其所有数据。
帧边界锁定后串并转换和帧头码检测模块301再结合接收时钟的频偏快慢标志、第1快锁定接收通道和第2快锁定接收通道来选择最准确接收通道数据输出；即接收时钟比发送时钟慢输出的接收数据是第1快锁定接收通道接收的数据，否则是第2快锁定接收通道接收的数据；此过程对应图6中的步骤506。
并行数据接收控制模块302，根据帧边界锁定标志的状态来启动两个计数器，1个计算本地频率接收的10bit并行数据总数Lrx，另1个计算发送端每帧发送的10bit并行数据的个数，并最后计算出连续4096帧发送端总共发送的10bit并行数据个数Ltx；如果4096帧后Lrx<Ltx则表示接收端的工作时钟频率比发送端的工作时钟频率稍慢(频偏快慢标志为0)，否则就是相反(频偏快慢标志为1)；这个频偏快慢标志会输出到串并转换和帧头码检测模块301中使用；此过程对应图6中的步骤504。
并行数据接收控制模块302根据帧边界锁定标志的状态得出每一帧的起始时间，再由这个帧起始时间计算出帧格式内的每个数据的传输起始时间，因为每个10bit并行数据都会保持10个时钟周期，所有可以根据每一个数据的传输起始时间准确安全的在每个数据的中间去采样接收上一级(模块301)输出的高频并行数据，完成数据准确接收并输出到下一级的8B10B解码模块；此过程对应图6中的步骤507。
接收所有有效数据后，并行数据接收控制模块302对其数据进行判定，判断是否已接收完有效数据，即是否检测到填充数据，若检测到填充数据，即证明有效数据已接收完毕，而后并行数据接收控制模块302对其发送过来的填充数据不接受(即丢弃填充数据，丢弃填充数据即将对方选择发送，而并行数据接收控制模块302选择不接收填充数据)，并行数据接收控制模块302判定有效数据已接收完毕后输出控制信号去复位串并转换和帧头码检测模块301的帧边界锁定信号，重新开始下一帧的边界检测以实现频偏的处理；此过程对应图5中的步骤508。
8B10B解码模块303，对并行数据接收控制模块302传输过来的10bit并行数据做8B10B解码后得到原始数据，从而完成一个单工数据传输通信过程，而两个方向相反的单工数据传输通信即可以组成一个全双工的通信系统。
一种基于LVDS的高速串行传输的数据传输方法，包括以下步骤：
S1.发送器将并行数据打包成约定数据格式；
S2.发送器将并行数据转化为串行数据并发送；
S3.接收器收到串行数据后将数据由串行数据转化为并行数据；
S4.接收器对并行数据进行判断是否接收完有效数据；如接收完毕进行下一步，如未接收完毕，继续步骤S3；
S5.接收器将有效数据进行解码得到原始数据。
所述步骤S1包括数据帧控制模块将并行数据打包成数据帧格式并发送到8B10B编码模块，即数据帧控制模块201以10个时钟周期为单位将并行数据打包成数据帧格式逐一发送到下一级模块处理(即8B10B编码模块)，所述并行数据包括有效数据和填充数据，进一步说明，所述有效数据即对方需要的数据，填充数据是用于处理收发双方的频率偏差的(防止在接收端出现将上一帧的有效数据与下一帧的有效数据出现混乱)，从而插入若干个与有效数据无关的填充数据，举例说明，若有效数据为0～9，则填充数据为10～13，防止上一个有效数据0～9与下一个有效数据0～9混乱，在两个有效数据之间插入一些填充数据。
所述步骤S2.发送器将并行数据转化为串行数据并发送包括8B10B编码模块将数据帧控制模块发送过来的数据进行编码转换后发送到并串转换模块；而后并串转换模块将8B10B编码模块发送过来的数据转换为比特流数据后发送到的接收器；即8B10B编码模块202将8B10B编码模块输入的8bit数据做8B10B编码转换为10bit数据，然后再输出到下一级处理(即并串转换模块)，并串转换模块203将编码后的10bit数据转换为1bit的比特流数据并发送到接收器，从而完成整个发送处理过程。
所述步骤S3.接收器收到串行数据后将数据由串行数据转化为并行数据：包括对发送端发送过来的数据进行检测；串并转换与帧头码检测模块将各通道数据进行串并转换；判断是否检测到帧头码，判断出第1快锁定和第2快锁定的串并检测通道；输出最准确的并行通道数据。即将检测到的帧头码进行帧边界的锁定；串并转换与帧头码检测模块301的帧头码检测单元实时检测各个通道是否检测到帧边界(是否检测到K28.5字符)，如检测到帧边界则将帧边界锁定信号输出高电平，此过程对应图6所示的步骤502和步骤503，上述帧边界锁定后串并转换和帧头码检测模块301再通过检测各通道串并转换单元锁定的先后顺序，判断出哪个是第1快锁定接收通道、哪个是第2快锁定接收通道；即实现图6中的步骤505；从图4可知，由于高速接收采样时钟是传输速率的3倍，因此理论上每一帧数据都至少有两个通道串并转换单元可以正确的检测到帧边界及其所有数据。
进一步说明的是在进行帧边界锁定的同时进行频率快慢的检测，即并行数据接收控制模块302，根据帧边界锁定标志的状态来启动两个计数器，1个计算本地频率接收的10bit并行数据总数Lrx，另1个计算发送端每帧发送的10bit并行数据的个数，并最后计算出连续4096帧发送端总共发送的10bit并行数据个数Ltx；如果4096帧后Lrx<Ltx则表示接收端的工作时钟频率比发送端的工作时钟频率稍慢(频偏快慢标志为0)，否则相反(频偏快慢标志为1)。
所述步骤S4.接收器对并行数据进行判断是否接收完有效数据包括：并行数据接收控制模块进行低频时钟接收高频数据；而后判断是否接收完每帧内的有效数据,具体的，若检测到填充数据，即证明有效数据已接收完毕，而后并行数据接收控制模块302对其发送过来的填充数据不接受(即丢弃填充数据，丢弃填充数据即将对方选择发送，而并行数据接收控制模块302选择不接收填充数据)。并行数据接收控制模块302接收完所有有效数据后输出控制信号去复位串并转换和帧头码检测模块301的帧边界锁定信号，重新开始下一帧的边界检测以实现频偏的处理；此过程对应图5中的步骤508。
所述步骤S5.接收器将有效数据进行解码得到原始数据。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种基于LVDS的高速串行传输的装置，包括发送器和接收器，所述发送器与接收器通信连接，其特征在于：所述发送器用于负责处理数据的发送，所述接收器用于负责处理数据的接收；所述发送器和接收器可以使用同频而非同源的工作时钟，所述发送器设有至少一个，所述接收器设有至少一个；所述接收器设有串并转换与帧头码检测模块和并行数据接收控制模块，所述串并转换与帧头码检测模块的帧头码检测单元实时检测各个通道是否检测到帧边界，如检测到帧边界则将帧边界锁定信号输出高电平，所述串并转换与 帧头码检测模块再通过检测各通道串并转换单元锁定的先后顺序，判断出哪个是第1快锁定接收通道、哪个是第2快锁定接收通道；所述串并转换与 帧头码检测模块结合接收时钟的频偏快慢标志、第1快锁定接收通道和第2快锁定接收通道来选择最准确接收通道数据输出；即接收时钟比发送时钟慢输出的接收数据是第1快锁定接收通道接收的数据，否则是第2快锁定接收通道接收的数据。
2.根据权利要求1所述的基于LVDS的高速串行传输的装置，其特征在于：所述发送器内设有数据帧控制模块、8B10B编码模块和并串转换模块，所述数据帧控制模块与8B10B编码模块和并串转换模块依次通信连接，所述数据帧控制模块内设有填充数据。
3.根据权利要求2所述的基于LVDS的高速串行传输的装置，其特征在于：所述填充数据为数据帧控制模块的数据帧的最后N个数据。
4.根据权利要求3所述的基于LVDS的高速串行传输的装置，其特征在于：所述接收器设有8B10B解码模块；所述串并转换与帧头码检测模块依次与并行数据接收控制模块和8B10B解码模块通信连接。
5.根据权利要求4所述的基于LVDS的高速串行传输的装置，其特征在于：所述串并转换与帧头码检测模块内设有三个串并转换单元。
6.一种基于LVDS的高速串行传输的数据传输方法，其特征在于：所述方法包括以下步骤
S1.发送器将并行数据打包成约定数据格式；
S2.发送器将并行数据转化为串行数据并发送；
S3.接收器收到串行数据后将数据由串行数据转化为并行数据；
S4.接收器对并行数据进行判断是否接收完所有有效数据；如接收完毕进行下一步，如未接收完毕，继续步骤S3；
S5.接收器接收完有效数据后将有效数据进行解码得到原始数据；
所述步骤S3中收到串行数据后将数据由串行数据转化为并行数据包括以下步骤：
对并行数据进行检测，判断是否检测到帧头码；
将检测到的帧头码进行帧边界的锁定；
判断出第1快锁定和第2快锁定的串并检测通道；即将检测到的帧头码进行帧边界的锁定；实时检测各个通道是否检测到帧边界，如检测到帧边界则将帧边界锁定信号输出高电平，通过检测各通道串并转换单元锁定的先后顺序，判断出哪个是第1快锁定接收通道、哪个是第2快锁定接收通道；结合接收时钟的频偏快慢标志、第1快锁定接收通道和第2快锁定接收通道来选择最准确接收通道数据输出；即接收时钟比发送时钟慢输出的接收数据是第1快锁定接收通道接收的数据，否则是第2快锁定接收通道接收的数据。
7.根据权利要求6所述的基于LVDS的高速串行传输的数据传输方法，其特征在于：所述并行数据包括有效数据和填充数据。
8.根据权利要求7所述的基于LVDS的高速串行传输的数据传输方法，其特征在于：所述接收器包括串并转换与帧头码检测模块，所述串并转换与帧头码检测模块的工作时钟频率是数据传输速率的三倍，所述工作时钟频率以每3个时钟周期为一个数据接收采样周期，所述数据接收采样周期内的三个时钟周期分别与三个串并转换单元一一对应。
9.根据权利要求8所述的基于LVDS的高速串行传输的数据传输方法，其特征在于：在进行帧边界锁定的同时进行频率快慢的检测。
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