WO2012119561A1 - 信号处理装置、方法、serdes和处理器 - Google Patents

信号处理装置、方法、serdes和处理器 Download PDF

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WO2012119561A1
WO2012119561A1 PCT/CN2012/072094 CN2012072094W WO2012119561A1 WO 2012119561 A1 WO2012119561 A1 WO 2012119561A1 CN 2012072094 W CN2012072094 W CN 2012072094W WO 2012119561 A1 WO2012119561 A1 WO 2012119561A1
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WO
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signal
parallel
output
input signal
serial
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PCT/CN2012/072094
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French (fr)
Inventor
童小林
郑定纬
Original Assignee
浙江彩虹鱼通讯技术有限公司
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

Definitions

  • the present invention relates to the field of signal processing technologies, and in particular, to a signal processing apparatus, method, SERDES, and processor. Background technique
  • Serial Communication Technology SERDES is replacing the traditional parallel bus as the mainstream of high-speed interface technology.
  • SERDES is short for English SERializer / Deserializer. It is a time division multiplexing (TDM), point-to-point communication technology, in which multiple low-speed parallel signals are converted into high-speed serial signals at the transmitting end, transmitted through a transmission medium (optical cable or copper wire), and finally at the receiving end. The serial signal is reconverted into a low speed parallel signal.
  • TDM time division multiplexing
  • This point-to-point serial communication technology takes full advantage of the channel capacity of the transmission medium, reducing the number of transmission channels and device pins required, thereby greatly reducing communication costs.
  • PCI Express is a SERDES-based serial two-way communication technology that supports communication between the chip and the chip and backplane and backplane.
  • the high-speed serial interface based on SERDES breaks through the data transmission bottleneck of the traditional parallel I/O interface by using the following measures: First, differential signal transmission is used instead of single-ended signal transmission, which enhances anti-noise and anti-interference ability; Data recovery technology replaces the simultaneous transmission of data and clocks, thereby solving the problem of signal clock skew that limits the rate of data transmission.
  • a typical SERDES machine consists of a transmit channel and a receive channel group.
  • the encoder 13, the serializer 14, the transmitter 15, and the clock generating circuit 11 constitute a transmission channel;
  • the receiver 16, the deserializer 17, the decoder 18, and the clock recovery circuit 12 constitute a receiving channel.
  • Encoder 13 and decoder 18 perform encoding and decoding functions, with 8B/10B, 64B/66B and scrambling being the most commonly used coding schemes.
  • Transmitter 15 and receiver 16 perform the transmission and reception of differential signals, with LVDS and CML being the two most commonly used differential signal standards.
  • Serializer 14 and deserializer 17 are responsible for the conversion from parallel to serial and serial to parallel.
  • the serializer requires a clock generation circuit 11, which is typically implemented by a phase-locked loop (PLL).
  • the deserializer 17 requires a clock and data recovery circuit (CDR) 12.
  • the clock recovery circuit 12 is also typically implemented by a phase locked loop, but can be implemented in a variety of implementations such as phase interpolation, excess sampling, and the like. In general, clock generation circuitry and clock recovery circuitry are required components of SERDES for signal processing.
  • the SERDES in the prior art is generally relatively expensive and relatively bulky, and it is difficult to miniaturize in equipment such as a daily optical fiber transmission line. Summary of the invention
  • One technical problem to be solved by the present invention is to provide a signal processing apparatus and method which have the advantage of low cost.
  • a signal processing apparatus comprising: a clock generator for generating a clock signal; a signal transmitting module, the signal transmitting module comprising: an oversampling encoder connected to the clock generator, It is configured to receive a W parallel input signal, perform R times oversampling encoding on the W parallel input signal, and output the encoded parallel signal, where W and R are integers greater than or equal to 2; serial connected to the clock generator And for receiving the encoded parallel signal from the oversampling encoder, converting the encoded parallel signal into a serial signal; and a transmitter for receiving a serial from the serializer a signal, an output differential serial output signal; and/or a signal receiving module, the signal receiving module comprising: a receiver for receiving a differential serial input signal, outputting a serial input signal; and a solution connected to the clock generator a serializer for deserializing a serial input signal from the receiver to obtain a parallel signal; a solution connected to the clock generator Synthesizer for decoding and
  • the oversampling encoder comprises: an oversampling unit, configured to receive a W parallel input signal, perform R times oversampling on the W parallel input signal, and output an oversampled RXW parallel signal; and a coding unit, configured to receive The R x W way parallel signal from the oversampling unit encodes the RXW way parallel signal and outputs it.
  • the decoding synthesizer comprises: a decoding unit, configured to receive the parallel signal from the deserializer, decode the parallel signal from the deserializer, and obtain the decoded R x W parallel signal; a unit, configured to receive an R x W parallel signal from the decoding unit for R-time synthesis to obtain a W parallel input signal.
  • the oversampling encoder comprises: a single-ended input buffer for buffering the W parallel input signal; and a parallel input register for synchronizing and receiving W bits of the single-ended input buffer; An oversampler for performing R-time oversampling of W bits of the parallel input register to output a WXR bit parallel signal; an encoder for encoding a WXR bit parallel signal output by the oversampler, and outputting an encoding After the parallel signal.
  • the decoding synthesizer comprises: a decoder, configured to receive and decode the parallel signal from the deserializer, and output the decoded W x R bit parallel signal; a sampling synthesizer, configured to receive the output of the decoder a WXR bit parallel signal, performing a composite output W bit parallel signal; a parallel output register for receiving a W bit parallel signal output by the sample synthesizer, synchronously outputting the W bit parallel signal; W single-ended output buffers, A W-bit parallel signal for buffering the output of the parallel output register.
  • the parallel input signal is a low speed signal at a rate of kHz; and/or said 3 ⁇ R ⁇ 10; and/or said encoded parallel signal does not include a clock signal.
  • a microprocessor comprising the above signal processing apparatus.
  • a SERDES comprising the above signal processing apparatus.
  • a signal processing method including: receiving a W parallel input signal, W being an integer greater than or equal to 2; performing R times oversampling encoding on the W parallel input signal, and outputting the encoded parallel signal , where R is greater than or equal to 2 Converting the encoded parallel signal to a serial signal; outputting a differential serial output signal according to the serial signal; and/or outputting the serial input signal according to the received differential serial input signal; deserializing the serial input signal Obtaining a parallel signal; decoding and R-synthesizing the parallel signal to obtain a W-channel parallel input signal, where W and R are integers greater than or equal to 2.
  • the R-channel over-sampling input signal is encoded by the R-channel over-input signal
  • the parallel signal includes: receiving the W-channel parallel input signal, performing R-time oversampling on the W-channel parallel input signal, and outputting the oversampled RXW-channel parallel signal ;
  • the RXW road parallel signal is encoded and output.
  • decoding and R-synthesizing the parallel signal to obtain the W parallel input signal comprises: decoding the parallel signal to obtain the decoded R x W parallel signal; performing R-time synthesis on the RXW parallel signal to obtain W parallel input signal.
  • the parallel input signal is a low speed signal at a rate of kHz; and/or the 3 ⁇ R ⁇ 10;
  • the encoded parallel signal does not include a clock signal.
  • the signal processing method, device, SERDES and microprocessor provided by the invention realize signal recovery by means of oversampling technology, do not require complicated clock recovery circuit, and have the advantage of low cost.
  • Figure 1 shows a block diagram of a prior art SERDES transceiver
  • FIG. 2 is a block diagram showing an embodiment of a signal processing device of the present invention
  • FIG. 2A shows a structural diagram of a signal transmitting module
  • FIG. 2B shows a structural diagram of a signal receiving module
  • FIG. 3 shows a signal of the present invention.
  • FIG. 4 is a block diagram showing another embodiment of a signal processing device of the present invention
  • FIG. 5 is a view showing an example of a one-way, two-way signal of the present invention
  • Figure 6 is a flow chart showing an embodiment of a signal transmitting method of the present invention.
  • Fig. 7 is a flow chart showing an embodiment of the signal receiving method of the present invention. detailed description
  • Fig. 2A shows a functional block diagram of one embodiment of a signal transmitting apparatus of the present invention. In the picture
  • the transmitting end receives the parallel signal after synchronization, samples the parallel signal, and then converts the parallel signal into a serial signal based on a dedicated algorithm and transmits it. If the transmitting end also supports the received signal, the received serial signal is deserialized based on a dedicated algorithm and synchronized to be output as a parallel signal.
  • Fig. 2B is a schematic block diagram showing an embodiment of the signal receiving apparatus of the present invention.
  • the receiver converts the serial input to a parallel output based on a dedicated algorithm, and outputs the parallel signal after synchronization. If the transmitting end also supports transmission, the parallel signal is received after synchronization, the parallel signal is sampled, and then the parallel signal is converted into a serial signal based on a dedicated algorithm and sent out.
  • Fig. 2A is a block diagram showing an embodiment of a signal processing device of the present invention, which is embodied as a signal transmitting module.
  • the signal transmitting module includes: a transmission clock generator 210 that generates a clock signal, an oversampling encoder 211 and a serializer 212 connected to the transmission clock generator 210, and a transmitter 213, respectively.
  • the oversampling encoder 211 receives the W parallel input signal, performs R oversampling encoding on the W parallel input signal, and outputs the encoded parallel signal, where W and R are integers greater than or equal to 2.
  • the serializer 212 receives the encoded parallel signal from the oversampling encoder 211, and converts the encoded parallel signal into a serial signal; the transmitter 213 receives the serial signal from the serializer 212 and outputs a differential serial output signal.
  • the oversampling encoder 211 repeatedly samples each of the W parallel input signals R times, and raises the sampling frequency to the original R times, so that each of the W signals is passed through
  • the device sends R times.
  • R is a natural number greater than or equal to 3 and less than or equal to 10.
  • the signal receiving module includes: a receiving clock generator 220 that generates a clock signal, a receiver 223, and a connection
  • the deserializer 222 and the decoding synthesizer 221 are connected to the clock generator 220.
  • the receiver 223 receives the differential serial input signal and outputs the serial input signal; the deserializer 222 deserializes the serial input signal from the receiver 223 to obtain a parallel signal; and the decoding synthesizer 221 pairs the deserializer 222 from the deserializer 222.
  • the parallel signal is decoded and R-time synthesized to obtain a W-channel parallel input signal, where W and R are integers greater than or equal to 2. In one embodiment, R is a natural number greater than or equal to 3 and less than or equal to 10.
  • the signal processing device generally includes a signal transmitting module as a transmitting end, and generally includes a signal receiving module as a receiving end, and may include a signal transmitting module and a signal receiving module when acting as both a transmitting end and a receiving end.
  • the frequency of the receiving clock generator of the signal receiving module should be the same as the frequency of the transmitting clock generator of the transmitting end.
  • the frequency of the transmitting clock generator and the receiving clock generator can be the same, even sharing the same clock generator, or different clock generators can be used separately.
  • the complex clock recovery circuit is a necessary component of the prior art SERDES for signal processing, which not only increases the cost, but also makes the signal processing device relatively large and compact.
  • the transmitting end and the receiving end use the clock generator of the same frequency, by using oversampling at the transmitting end and oversampling and synthesizing at the receiving end, even if a certain clock is not synchronized, it can be correctly
  • the original signal is recovered, eliminating the need for complicated clock recovery circuits and reducing the cost; it can be made into a small-sized SERDES device, which is convenient for miniaturization of daily devices such as HDMI transmission lines.
  • Fig. 3 is a block diagram showing another embodiment of the signal processing device of the present invention.
  • the signal processing apparatus includes a clock generator 300.
  • the signal transmitting module includes an oversampling unit 3111, an encoding unit 3112, a serializer 312, and a transmitter 313.
  • the signal receiving module includes a receiver 323 and a deserializer.
  • the serializer 312, the transmitter 313, the receiver 323, and the deserializer 322 can be referred to the description of the corresponding components in FIG. 2, and will not be described in detail herein for the sake of brevity.
  • the oversampling unit 3111 and the encoding unit 3112 correspond to the oversampling encoder, the oversampling unit 3111 receives the W parallel input signal, performs R times oversampling on the W parallel input signal, and outputs the oversampled RXW parallel signal;
  • the 3112 receives the RXW way parallel signal from the oversampling unit 3111, encodes the RXW way parallel signal, and outputs it.
  • Decoding unit 3212 and synthesis unit 3211 corresponds to the decoding synthesizer, decoding unit 3212 receives the parallel signal from deserializer 322, decodes the parallel signal from deserializer 322, and obtains the decoded RXW way parallel signal; synthesis unit 3211 receives the decoded unit 3212.
  • the R x W parallel signal is R-time synthesized to obtain a W parallel input signal.
  • Fig. 4 is a block diagram showing another embodiment of the signal processing device of the present invention.
  • the signal processing device includes a clock generator 400.
  • the signal transmitting module includes a single end input buffer (412), a parallel input register (Parallel Input Register) 413, an oversampler 411,
  • the signal receiving module includes a receiver 426, a deserializer 425, a decoder 424, a sample synthesizer 421, a parallel output register 423, and a single-ended output buffer 422.
  • W single-ended input buffer 412 corresponding to cache W parallel input signal, that is, each single-ended input buffer corresponds to an input signal of a cache bus;
  • W-bit parallel input register 413 synchronous and corresponding to receive single-ended input
  • the W bits of the buffer 412 that is, one bit of the parallel input register 413 corresponds to a single-ended input buffer;
  • the oversampler 411 R times oversamples the W bits of the parallel input register 413, and outputs WXR bits in parallel.
  • the signal is sent to the encoder 414; the encoder 414 encodes the WXR bit parallel signal output by the oversampler 411, outputs the encoded parallel signal to the serializer 415, and the serializer 415 performs parallel-to-serial conversion to generate a serial bit stream. Transmitted to the transmitter 416, the transmitter 416 outputs the serial bit stream as a differential serial signal and transmits it to the receiving end via the transmission medium. The receiver 426 receives the differential serial input signal from the transmitting end, converts it into a serial bit stream, and sends it to the deserializer 425.
  • the deserializer 425 deserializes the serial bit stream to output a parallel signal; the decoder 424 pairs The parallel signal from the deserializer 425 is decoded, the W x R bit parallel signal is output to the sample synthesizer 421, the sample synthesizer 421 synthesizes the WXR bit parallel signal, and outputs the W bit parallel signal to the W bit parallel output register 423, in parallel.
  • the output register 423 receives the W-bit parallel signal output by the sample synthesizer 421, outputs a W-bit parallel signal to the W single-ended output buffers 422, and the single-ended output buffer 422 buffers the W-bit parallel signals output by the parallel output register 423. Synchronous output to the receive bus.
  • the parallel input signal of the 16-channel TX bus is input to 16 single-ended input buffers 412, the input signals are latched and synchronized using the internal system clock, each time from 16 single-ended input buffers 412.
  • One bit (16 bits in total) is input to 16 parallel input registers 413, and 16 bits in the parallel register 413 are oversampled by R times of the oversampler 411 to form RX 16 bits, which are input to the 8B/10B encoder.
  • serializer 415 converts the R x 20-bit parallel signal into a serial bit stream, which is output to transmitter 416, which is generated by transmitter 416.
  • the differential serial signals R, N are output to the transmission medium.
  • the oversampler 411, the encoder 414, and the serializer 415 all operate under the control of a bit rate clock generated by the clock generator 400.
  • the receiver 426 receives the differential serial input signals P, N, and the differential serial signal is converted by the receiver 426 into a serial bit stream for transmission to the deserializer 425, which converts the serial bit stream into
  • the RX 20-bit parallel signal is sent to the decoder 424, and the decoder 424 decodes the RX 20-bit parallel signal to obtain the R 16-bit parallel signal, which is sent to the sample synthesizer 421, and the sample synthesizer 421 synthesizes the R x 16 bits.
  • a 16-bit parallel signal is obtained, correspondingly output to 16 parallel output registers 423, and the parallel output register 423 outputs 16 bits correspondingly to 16 single-ended output buffers 422, which correspond to RX bus 0-15 outputs, respectively.
  • the sample synthesizer 421, the decoder 424 and the deserializer 425 all operate under the control of the bit rate clock generated by the clock generator 400.
  • the received signal is 0110011100110010 0110011100110010 0110011100110010, then each of the 16 parallel signals is added separately, and then divided by the repeated sampling multiple R to obtain 0110011100110010; If one of the frames is synchronized, for example, the received signal is XXXXXXXXXXXXX 0110011100110010 0110011100110010, X means 0 or 1, not sure, 0110011100110010 can still be recovered because there are no errors in the next two frames.
  • the signal processing apparatus shown in FIG. 2 - FIG. 4 can be provided separately as a SERDES device, or as a functional module of a microprocessor or various network devices and information processing devices.
  • FIG. 5 shows an illustration of an example of a one-way, two-way signal of the present invention.
  • A, B, C, and D represent the respective signals. 0 and 1 in the table below indicate low voltage and high voltage, respectively.
  • a and D are unidirectional signals and B is a bidirectional signal.
  • C is used for encoding purposes and represents the state of B. In the case of Input, it means that B is "master” and "speaker", and the case of output means that B is "subordinate” and “listener”.
  • the schematic shows a signal channel processing scheme. There can be more than one such signal on the HDMI port, and the chip will support processing all signals.
  • the logic ⁇ K A and D for determining the state of each signal are listed above and from the SERDES module.
  • the SERDES module principle is summarized as follows:
  • the transmitting end transmits one bit of the signal three times (or more than three times). If the receiving end samples the received signal at a good timing, it will recover 3 good bits. Due to clock drift, timing may be lost, and recovered data may lose one bit (the transmitter and receiver need to use the same frequency clock and have certain accuracy, such as +/- 200ppmm), but by recovering the two The bit can still correctly restore the signal sent by the sender. More than three scenarios can also work, which can increase the accuracy of data reduction, and of course reduce the data rate.
  • differential buffer can be eliminated in the design.
  • differential signals are a better way to overcome noise problems.
  • Prior art 8/10B encoders are used to minimize conversion and balance DC levels.
  • the encoder may not be needed in embodiments of the invention to save space and expense.
  • PLL/clock recovery In the prior art, “PLL/clock recovery”, “encoder”, and “differential buffer” are key parts of their operation. In some embodiments of the invention, these modules are no longer necessary. Furthermore, Figure 4 shows that the input and output buffers are physically separated. However, in some embodiments of the invention, some of these inputs and outputs are identical signal pins, and the input or output states of these signal pins can be set or identified by logic criteria and other conditions, inputs and outputs. Buffers do not need to be physically separated. This is also one of the hardware differences between the existing SERDES and the SERDES design of the present invention.
  • Fig. 6 is a flow chart showing an embodiment of a signal transmitting method of the present invention.
  • step 602 a W parallel input signal is received, and W is an integer greater than two. Synchronizing and receiving multiple parallel input signals based on the reference clock.
  • Step 604 performing R-time oversampling coding on the W parallel input signal, and outputting the encoding
  • R is an integer greater than or equal to 2.
  • the W parallel input signal is received, the W parallel input signal is R times oversampled, and the oversampled RXW parallel signal is output.
  • the R x W parallel signal is encoded, and the encoded parallel signal is output.
  • Step 606 Convert the encoded parallel signal into a serial signal.
  • Step 608 output a differential serial output signal according to the serial signal
  • Fig. 7 is a flow chart showing an embodiment of the signal receiving method of the present invention.
  • step 702 an oversampled differential serial input signal is received, and a serial input signal is output according to the received differential serial input signal.
  • the serial input signal is deserialized to obtain a parallel signal.
  • the parallel signals are decoded and R-synthesized to obtain a W-channel parallel input signal.
  • the parallel signal is decoded to obtain a decoded R x W parallel signal; the R x W parallel signal is R-time synthesized to obtain a W parallel input signal.
  • the parallel input signal is a low speed signal at a rate in the kHz range, 3 ⁇ R ⁇ 10.
  • the method and device of the present invention require that the clock frequencies of the transmitting end and the receiving end are consistent, and the clocks of the transmitting end and the receiving end are allowed to have a certain offset, and no clock recovery is required, and the encoded parallel signal does not include the clock signal.

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Abstract

本发明公开一种信号处理方法、装置以及SERDES和处理器，涉及信号处理技术领域。该装置中信号发送模块包括与时钟发生器相连的过采样编码器，用于接收W路并行输入信号，对W路并行输入信号进行R倍过采样编码；信号接收模块包括与时钟发生器相连的解码合成器，用于对来自解串器的并行信号进行解码和R倍合成以获得W路并行输入信号。本发明完成SERDES功能时，可以不需要时钟恢复电路等功能模块，因此简化了SERDES处理器或者芯片的功能模块，使更小体积的实现成为可能。

Description

信号处理装置、 方法、 SERDES和处理器 技术领域
本发明涉及信号处理技术领域， 尤其涉及一种信号处理装置、 方 法、 SERDES和处理器。 背景技术
随着对信息流量需求的不断增长， 传统并行接口技术成为进一步提 高数据传输速率的瓶颈。 串行通信技术 SERDES 正在取代传统并行总 线而成为高速接口技术的主流。
SERDES是英文 SERializer (串行器） /Deserializer (解串器） 的 简称。 它是一种时分多路复用 (TDM)、 点对点的通信技术， 即在发送端 多路低速并行信号被转换成高速串行信号， 经过传输媒体（光缆或铜 线）， 最后在接收端高速串行信号重新转换成低速并行信号。 这种点对 点的串行通信技术充分利用传输媒体的信道容量， 减少所需的传输信道 和器件引脚数目， 从而大大降低通信成本。
SERDES技术最早应用于广域网 (WAN)通信， 现在 SERDES技术 同样应用于局域网 (LAN)通信。 随着半导体技术的迅速发展， 计算机的 性能和应用取得了长足进步。 可是， 传统并行总线技术—— PCI却跟不 上处理器和存储器的进步而成为提高数据传输速率的瓶颈。 为解决计算 机 IO瓶颈而提出新一代 PCI标准 PCI Express。 PCI Express是一种基 于 SERDES 的串行双向通信技术， 支持芯片与芯片和背板与背板之间 的通信。 国际互联网络和信息技术的兴起促成了计算机和通信技术的交 汇， 而 SERDES 串行通信技术逐步取代传统并行总线正是这一交汇的 具体体现。
基于 SERDES 的高速串行接口采用以下措施突破了传统并行 I/O 接口的数据传输瓶颈： 一是采用差分信号传输代替单端信号传输， 从而 增强了抗噪声、 抗干扰能力； 二是采用时钟和数据恢复技术代替同时传 输数据和时钟， 从而解决了限制数据传输速率的信号时钟偏移问题。
如图 1所示， 一个典型 SERDES 机由发送通道和接收通道组 成： 编码器 13、 串行器 14、 发送器 15以及时钟产生电路 11组成发送 通道； 接收器 16、 解串器 17、 解码器 18以及时钟恢复电路 12组成接 收通道。 编码器 13和解码器 18完成编码和解码功能， 其中 8B/10B、 64B/66B和不规则编码 (scrambling)是最常用的编码方案。 发送器 15和 接收器 16完成差分信号的发送和接收， 其中 LVDS和 CML是最常用 的两种差分信号标准。 串行器 14和解串器 17负责从并行到串行和从串 行到并行的转换。 串行器需要时钟产生电路 11 , 时钟发生电路通常由 锁相环 （ PLL ) 来实现。 解串器 17 需要时钟和数据恢复电路 (CDR)12, 时钟恢复电路 12通常也由锁相环来实现， 但有多种实现形 式如相位插植、 过剩抽样等。 通常来说， 时钟发生电路和时钟恢复电路 是 SERDES用于信号处理的必需组件。
现有技术中的 SERDES —般成本比较高、 体积比较大， 在日常用 的光纤传输线等设备中小型化比较困难。 发明内容
本发明要解决的一个技术问题是提供一种信号处理装置和方法， 具 有成本低的优势。
根据本发明的一个方面， 提供一种信号处理装置， 包括： 时钟发生 器， 用于产生时钟信号； 信号发送模块， 所述信号发送模块包括： 与 所述时钟发生器相连的过采样编码器， 用于接收 W 路并行输入信号， 对 W路并行输入信号进行 R倍过采样编码， 输出编码后并行信号， 其 中， W、 R为大于等于 2的整数； 与所述时钟发生器相连的串行器， 用 于接收来自所述过采样编码器的所述编码后的并行信号， 将所述编码后 的并行信号转换为串行信号； 发送器， 用于接收来自所述串行器的串行 信号， 输出差分串行输出信号； 和 /或信号接收模块， 所述信号接收模 块包括： 接收器， 用于接收差分串行输入信号， 输出串行输入信号； 与 所述时钟发生器相连的解串器， 用于对来自所述接收器的串行输入信号 进行解串获得并行信号； 与所述时钟发生器相连的解码合成器， 用于对 来自所述解串器的并行信号进行解码和 R倍合成以获得 W路并行输入 信号， 其中， W、 R为大于等于 2的整数。 可选地， 时钟发生器具有 N X W X R 的时钟频率， 其中， N为 W 路并行输入信号的数据速率。
可选地， 过采样编码器包括： 过采样单元， 用于接收 W 路并行输 入信号， 对 W路并行输入信号进行 R倍过采样， 输出过采样的 R X W 路并行信号； 编码单元， 用于接收来自所述过采样单元的 R x W 路并 行信号 , 将所述 R X W路并行信号编码后输出。
可选地， 解码合成器包括： 解码单元， 用于接收来自所述解串器的 并行信号， 对来自所述解串器的并行信号进行解码， 获得解码后的 R x W路并行信号； 合成单元， 用于接收来自所述解码单元的 R x W路并 行信号进行 R倍合成以获得 W路并行输入信号。
可选地， 过采样编码器包括： 单端输入緩冲区， 用于緩存所述 W 路并行输入信号； 并行输入寄存器， 用于同步并接收所述单端输入緩冲 区的 W个比特； 过采样器， 用于对所述并行输入寄存器的 W个比特进 行 R倍过采样， 输出 W X R 比特并行信号； 编码器， 用于对所述过采 样器输出的 W X R比特并行信号进行编码， 输出编码后的并行信号。
可选地， 解码合成器包括： 解码器， 用于接收来自解串器的并行信 号并进行解码， 输出解码后的 W x R 比特并行信号； 采样合成器， 用 于接收所述解码器输出的 W X R比特并行信号， 进行合成输出 W比特 并行信号； 并行输出寄存器， 用于接收所述采样合成器输出的 W 比特 并行信号， 同步输出所述 W比特并行信号； W个单端输出緩冲区， 用 于緩存所述并行输出寄存器输出的 W 比特并行信号。
可选地， 并行输入信号为速率为 kHz的低速信号； 和 /或所述 3 < R < 10； 和 /或所述编码后并行信号不包含时钟信号。
根据本发明的另一方面， 提供一种微处理器， 包括上述信号处理装 置。
根据本发明的另一方面， 提供一种 SERDES , 包括上述信号处理 装置。
根据本发明的又一方面， 提供一种信号处理方法， 包括： 接收 W 路并行输入信号， W为大于等于 2的整数； 对 W路并行输入信号进行 R 倍过采样编码， 输出编码后并行信号， 其中 R 为大于等于 2 的整 数； 将编码后的并行信号转换为串行信号； 根据串行信号输出差分串行 输出信号； 和 /或根据接收的差分串行输入信号输出串行输入信号； 对 串行输入信号进行解串获得并行信号； 对并行信号进行解码和 R 倍合 成以获得 W路并行输入信号， 其中， W、 R为大于等于 2的整数。
可选地， 对 W路并行输入信号进行 R倍过采样编码输出编码后并 行信号包括： 接收 W路并行输入信号， 对 W路并行输入信号进行 R 倍过采样， 输出过采样的 R X W路并行信号； 将 R X W路并行信号编 码后输出。
可选地， 对并行信号进行解码和 R倍合成以获得 W路并行输入信 号包括： 对并行信号进行解码， 获得解码后的 R x W路并行信号； 对 R X W路并行信号进行 R倍合成以获得 W路并行输入信号。
可选地， 并行输入信号为速率为 kHz的低速信号； 和 /或所述 3 < R < 10；
可选地， 编码后并行信号不包含时钟信号。
本发明提供的信号处理方法、 装置、 SERDES 和微处理器， 通过 过采样的技术手段实现信号的恢复， 不需要复杂的时钟恢复电路， 具有 成本低的优势。 附图说明
图 1示出现有技术的 SERDES收发机的结构图；
图 2示出本发明的信号处理装置的一个实施例的结构图； 其中， 图 2A示出信号发送模块的结构图； 图 2B示出信号接收模块的结构图； 图 3示出本发明的信号处理装置的另一个实施例的结构图； 图 4示出本发明的信号处理装置的又一个实施例的结构图； 图 5示出本发明的单向、 双向信号的例子的图示；
图 6示出本发明的信号发送方法的一个实施例的流程图；
图 7示出本发明的信号接收方法的一个实施例的流程图。 具体实施方式
下面参照附图对本发明进行更全面的描述， 其中说明本发明的示例 性实施例。
图 2A示出本发明的信号发送设备的一个实施例的原理框图。 在图
2A 中， 发送端同步后接收并行信号， 对并行信号进行采样， 然后基于 专用算法将并行信号转化为串行信号， 发送出去。 如果发送端还支持接 收信号， 则基于专用算法将接收的串行信号进行解串， 同步后作为并行 信号输出。
图 2B 示出本发明的信号接收设备的一个实施例的原理框图。 在图 2B 中， 接收端基于专用算法将串行输入转化为并行输出， 同步后将并 行信号输出。 如果发送端还支持发送， 则同步后接收并行信号， 对并行 信号进行采样， 然后基于专用算法将并行信号转化为串行信号， 发送出 去。
本发明的实施例完成 SERDES 功能时， 可以不需要时钟恢复电路 等功能模块， 因此简化了 SERDES 处理器或者芯片的功能模块， 使更 小体积的实现成为可能。
图 2A示出本发明的信号处理装置的一个实施例的结构图， 该信号 处理装置具体表现为信号发送模块。 如图 2A所示， 该信号发送模块包 括： 产生时钟信号的发送时钟发生器 210， 分别与发送时钟发生器 210 相连的过采样编码器 211和串行器 212， 以及发送器 213。 过采样编码 器 211接收 W路并行输入信号， 对 W路并行输入信号进行 R倍过采 样（Over Sampling )编码， 输出编码后的并行信号， 其中， W、 R 为 大于等于 2的整数。 串行器 212接收来自过采样编码器 211的编码后并 行信号， 将编码后并行信号转换为串行信号； 发送器 213接收来自串行 器 212的串行信号， 输出差分串行输出信号。 例如， 过采样编码器 211 对 W路并行输入信号中的每一个信号都重复采样 R次， 并将采样频率 提升为原来的 R倍， 这样， W 入信号中的每一个信号都通 it L生 器发出 R次。 在一个实施例中， R为大于等于 3且小于等于 10的自然 数。
图 2B 示出本发明的信号处理装置的一个实施例的结构图， 该信号 处理装置具体表现为信号接收模块。 如图 2B 所示， 该信号接收模块包 括： 产生时钟信号的接收时钟发生器 220, 接收器 223, 以及分别与接 收时钟发生器 220相连的解串器 222和解码合成器 221。 其中， 接收器 223接收差分串行输入信号， 输出串行输入信号； 解串器 222对来自接 收器 223的串行输入信号进行解串获得并行信号； 解码合成器 221对来 自解串器 222的并行信号进行解码和 R倍合成以获得 W路并行输入信 号， 其中， W、 R为大于等于 2的整数。 在一个实施例中， R为大于等 于 3且小于等于 10的自然数。
本领域的技术人员应当理解， 信号处理装置作为发送端时通常包括 信号发送模块， 作为接收端时通常包括信号接收模块， 既作为发送端又 作为接收端时可以包括信号发送模块和信号接收模块两者； 作为接收 端， 信号接收模块的接收时钟发生器的频率应当与发送端的发送时钟发 生器的频率一致。 当信号接收模块和信号发送模块位于同一设备时， 发 送时钟发生器和接收时钟发生器的频率可以相同， 甚至共用同一个时钟 发生器， 也可以分别采用不同的时钟发生器。
复杂的时钟恢复电路是现有技术中 SERDES 用于信号处理的必需 组件， 不仅增加了成本， 而且使得信号处理设备体积比较大， 小型化比 较困难。 上述实施例中， 只要发送端和接收端采用相同频率的时钟发生 器， 通过在发送端采用过采样、 在接收端采用过采样合成的技术手段， 即使有一定的时钟不同步， 也可以正确地恢复出原来的信号， 从而不需 要复杂的时钟恢复电路， 降低了成本； 可以做成体积很小的 SERDES 设备， 便于 HDMI传输线等日常用设备的小型化。
图 3示出本发明的信号处理装置的另一个实施例的结构图。 如图 3 所示， 该信号处理装置包括时钟发生器 300， 信号发送模块包含的过采 样单元 3111、 编码单元 3112、 串行器 312和发送器 313， 信号接收模块 包含的接收器 323、 解串器 322、 解码单元 3212和合成单元 3211。 串 行器 312、 发送器 313、 接收器 323、 解串器 322可以参见图 2中对应 组件的描述， 为简洁起见在此不再详细描述。 过采样单元 3111 和编码 单元 3112对应于过采样编码器， 过采样单元 3111， 接收 W路并行输 入信号， 对 W路并行输入信号进行 R倍过采样， 输出过采样的 R X W 路并行信号； 编码单元 3112接收来自过采样单元 3111的 R X W路并行 信号， 将 R X W 路并行信号编码后输出。 解码单元 3212和合成单元 3211对应于解码合成器， 解码单元 3212接收来自解串器 322的并行信 号， 对来自解串器 322的并行信号进行解码， 获得解码后的 R X W路 并行信号； 合成单元 3211接收来自解码单元 3212的 R x W路并行信 号进行 R倍合成以获得 W路并行输入信号。
图 4示出本发明的信号处理装置的另一个实施例的结构图。 如图 4 所示， 该信号处理装置包括时钟发生器 400, 信号发送模块包含的单端 输入緩冲区 （ Single Ended Input Buffer ) 412、 并行输入寄存器 ( Parallel Input Register ) 413、 过采样器 411、 编码器 414、 串行器 415、 和发送器 416， 信号接收模块包含的接收器 426、 解串器 425、 解 码器 424、 采样合成器 421、 并行输出寄存器 423、 单端输出緩冲区 422。 W个单端输入緩冲区 412， 对应緩存 W路并行输入信号， 即每个 单端输入緩冲区对应緩存一路发送总线的输入信号； W 位并行输入寄 存器 413, 同步并对应接收单端输入緩冲区 412的 W个比特， 即并行 输入寄存器 413的一位对应一个单端输入緩冲区； 过采样器 411， 对并 行输入寄存器 413的 W个比特进行 R倍过采样， 输出 W X R比特并行 信号到编码器 414; 编码器 414对过采样器 411输出的 W X R比特并行 信号进行编码， 输出编码后的并行信号到串行器 415， 串行器 415进行 并串转换后生成串行比特流， 发送给发送器 416, 发送器 416将串行比 特流作为差分串行信号输出， 经过传输介质发送到接收端。 接收器 426 接收来自发送端的差分串行输入信号， 将其转换为串行比特流后发送给 解串器 425， 解串器 425对串行比特流进行解串， 输出并行信号； 解码 器 424对来自解串器 425的并行信号进行解码， 输出 W x R比特并行 信号到采样合成器 421， 采样合成器 421对 W X R比特并行信号进行合 成， 输出 W比特并行信号到 W位并行输出寄存器 423, 并行输出寄存 器 423接收采样合成器 421输出的 W比特并行信号， 输出 W比特并行 信号到 W个单端输出緩冲区 422， 单端输出緩冲区 422緩存并行输出 寄存器 423输出的 W 比特并行信号， 同步输出到接收总线。
需要指出， 在图 4中示出的 16、 8B/10B、 20、 10B/8B等符号仅用 来说明， 并行输入信号可以是任意多路， 编码器 /解码器也可以采用其 他的编码 /解码实现， 而与编码实现和并行输入信号相对应， 编码器的 输出和解码器的输入位数也随之改变。
下面以 N=15 (即 16路 TX总线）为例介绍整个装置的处理流程。 首先， 16路 TX总线的并行输入信号对应输入到 16个单端输入緩冲区 412, 输入的信号被锁存并且使用内部系统时钟同步， 每次从 16个单端 输入緩冲区 412中分别取 1个比特（共 16个比特）输入到 16个并行输 入寄存器 413， 并行寄存器 413中的 16个比特经过过采样器 411的 R 倍过采样， 形成 R X 16比特， 输入到 8B/10B编码器 414, 经过编码器 414编码形成 R x 20比特， 输出到串行器 415， 串行器 415将 R x 20比 特的并行信号转换为串行比特流， 输出到发送器 416， 由发送器 416生 成差分串行信号 R、 N输出到传输介质。 过采样器 411、 编码器 414和 串行器 415都在时钟发生器 400产生的比特率时钟的控制下进行工作。
在接收端， 接收器 426接收差分串行输入信号 P、 N, 由接收器 426将差分串行信号转换为串行比特流发送给解串器 425， 解串器 425 将串行比特流转换为 R X 20比特的并行信号， 发送给解码器 424， 解码 器 424对 R X 20比特的并行信号解码获得 R 16比特的并行信号， 发 送给采样合成器 421， 采样合成器 421对 R x 16 比特进行合成， 获得 16比特的并行信号， 对应输出到 16个并行输出寄存器 423， 并行输出 寄存器 423将 16个比特对应输出到 16个单端输出緩冲区 422， 分别对 应于 RX总线 0 - 15 输出。 采样合成器 421、 解码器 424 和解串器 425都在时钟发生器 400产生的比特率时钟的控制下进行工作。
下面具体说明一下过采样器 411和采样合成器 421的操作。 对于过 采样器 411， 例如接收的 16个比特为 0110011100110010， 则过采样器 411 将 16 个比特重复采样 R 次， 例如， R=3 的情况下， 生成 0110011100110010 0110011100110010 0110011100110010。 对于采样 合成器 421 , 在 R=3 的情况下， 如果收到的信号是 0110011100110010 0110011100110010 0110011100110010, 则将 16路并行信号中的每一位 分别相加， 然后除以重复采样倍数 R， 获得 0110011100110010; 如果其 中一帧同步出现错误， 例如， 收到的信号是 XXXXXXXXXXXXXXXX 0110011100110010 0110011100110010, X表示 0或 1， 不确定， 由于 后面的两帧没有出现错误， 仍然可以恢复出 0110011100110010。 图 2 -图 4 中示出的信号处理装置， 可以作为 SERDES设备单独 提供， 也可以作为微处理器或者各种网络设备、 信息处理设备的功能模 块实现。
在实际应用中， 信号接收装置和信号发送装置不仅可以位于同一设 备上， 而且它们之间的一些通道可以根据需要在发送通道 /接收通道之 间转换。 图 5 示出本发明的单向、 双向信号的例子的图示。 A、 B、 C、 D表示各路信号。 下表中 0和 1分别表示低电压和高电压。 A和 D 为单向信号， B是双向信号。 C用于编码目的， 表示 B的状态。 在输入 ( Input )情况下意味着 B 是 "主人" 和 "发言者"， 输出 （Output ) 情况意味着 B是 "从属" 和 "倾听者"。 该示意图示出一个信号信道处 理方案。 在 HDMI 端口可以有多于一个这样的信号， 芯片将支持处理 所有的信号。
Figure imgf000010_0001
表 1
Figure imgf000010_0002
表 2 输出情况 "B = A"
A=l D=l C=l
A=0 D=l C=l
A=0 D=l C=0
A=l D=l C=0
表 3
上 列出了确定每个信号的状态的逻辑^ K A和 D分别来自 和去向 SERDES模块， SERDES模块原理总结如下：
发送端将一个比特的信号发送三次（或者三次以上）， 如果接收端 以良好的定时对接收的信号进行采样， 在它将恢复 3 个好的比特。 由 于时钟漂移， 可能失去定时， 并且恢复的数据可能丟失一个比特（发送 端和接收端需要使用相同频率的时钟并且具有一定的准确性， 例如 +/- 200ppmm ), 但是， 通过恢复出的两个比特仍然可以正确还原发送端发 送的信号。 多于三次的方案也可以工作， 可以增加数据的还原准确度， 当然可能减少数据率。
如果使用光纤（单端驱动激光）作为介质， 则在设计中可以不需要 差分緩冲区。 而对于铜线， 差分信号是克服噪声问题的较好方式。
现有技术中 8/10B编码器用于最小化转换和平衡 DC电平。 在本发 明的实施例中可以不需要该编码器以节省空间和费用。
在现有技术中， "PLL/时钟恢复" 、 "编码器"、 "差分緩冲区" 是 使其工作的关键部分。 在本发明的一些实施例中， 这些模块不再是必需 的。 此外， 图 4示出输入和输出緩冲区是物理分离的。 但是在本发明的 一些实施例的系统中， 这些输入和输出中的一些是相同的信号管脚， 这 些信号管脚的输入或者输出状态可以通过逻辑准则以及其他条件设定或 者识别， 输入和输出緩冲区不需要物理分离。 这也是现有的 SERDES 和本发明的 SERDES设计之间的硬件区别之一。
图 6示出本发明的信号发送方法的一个实施例的流程图。
如图 6所示， 在步骤 602,接收 W路并行输入信号， W为大于等 于 2的整数。 基于参考时钟同步并接收多路并行输入信号。
步骤 604， 对 W路并行输入信号进行 R倍过采样编码， 输出编码 后并行信号， R为大于等于 2的整数。 接收 W路并行输入信号， 对 W 路并行输入信号进行 R倍过采样， 输出过采样的 R X W路并行信号。 对 R x W路并行信号进行编码， 输出编码后的并行信号。
步骤 606， 将编码后的并行信号转换为串行信号；
步骤 608， 根据串行信号输出差分串行输出信号；
图 7示出本发明的信号接收方法的一个实施例的流程图。
如图 7所示， 在步骤 702， 接收过采样的差分串行输入信号， 根据 接收的差分串行输入信号输出串行输入信号。
在步骤 704， 对对串行输入信号进行解串获得并行信号。
在步骤 706， 对并行信号进行解码和 R倍合成以获得 W路并行输 入信号。 对并行信号进行解码， 获得解码后的 R x W 路并行信号； 对 R x W路并行信号进行 R倍合成以获得 W路并行输入信号。
在一个实施例中， 并行输入信号为速率为 kHz范围的低速信号， 3 < R < 10。
本发明的方法和装置要求发送端和接收端的时钟频率一致， 可以容 许发送端和接收端的时钟有一定的偏移， 不需要时钟恢复， 编码后并行 信号不包含时钟信号。
对于方法可以参见图 2 - 5 中装置实施例的描述， 为简洁起见， 在 此不再详细描述。
本发明的描述是为了示例和描述起见而给出的， 而并不是无遗漏的 或者将本发明限于所公开的形式。 很多修改和变化对于本领域的普通技 术人员而言是显然的。 选择和描述实施例是为了更好说明本发明的原理 和实际应用， 并且使本领域的普通技术人员能够理解本发明从而设计适 于特定用途的带有各种修改的各种实施例。

Claims

权 利 要 求
1. 一种信号处理装置， 其特征在于， 包括：
时钟发生器， 用于产生时钟信号；
信号发送模块， 所述信号发送模块包括：
与所述时钟发生器相连的过采样编码器， 用于接收 W 路并行输入 信号， 对 W路并行输入信号进行 R倍过采样编码， 输出编码后并行信 号， 其中， W、 R为大于等于 2的整数；
与所述时钟发生器相连的串行器， 用于接收来自所述过采样编码器 的所述编码后的并行信号， 将所述编码后的并行信号转换为串行信号； 发送器， 用于接收来自所述串行器的串行信号， 输出差分串行输出 信号；
和 /或
信号接收模块， 所述信号接收模块包括：
接收器， 用于接收差分串行输入信号， 输出串行输入信号； 与所述时钟发生器相连的解串器， 用于对来自所述接收器的串行输 入信号进行解串获得并行信号；
与所述时钟发生器相连的解码合成器， 用于对来自所述解串器的并 行信号进行解码和 R倍合成以获得 W路并行输入信号， 其中， W、 R 为大于等于 2的整数。
2. 根据权利要求 1 所述的装置， 其特征在于， 所述时钟发生器具 有 N x W x R 的时钟频率， 其中， N 为 W 路并行输入信号的数据速 率。
3. 根据权利要求 1 所述的装置， 其特征在于， 所述过采样编码器 包括：
过采样单元， 用于接收 W路并行输入信号， 对 W路并行输入信号 进行 R倍过采样， 输出过采样的 R X W路并行信号；
编码单元， 用于接收来自所述过采样单元的 R x W 路并行信号， 将所述 R X W路并行信号编码后输出。
4. 根据权利要求 1 所述的装置， 其特征在于， 所述解码合成器包 括 ··
解码单元， 用于接收来自所述解串器的并行信号， 对来自所述解串 器的并行信号进行解码， 获得解码后的 R X W路并行信号；
合成单元， 用于接收来自所述解码单元的 R x W 路并行信号进行 R倍合成以获得 W路并行输入信号。
5. 根据权利要求 1 所述的装置， 其特征在于， 所述过采样编码器 包括：
单端输入緩冲区， 用于緩存所述 W路并行输入信号；
并行输入寄存器， 用于同步并接收所述单端输入緩冲区的 W 个比 特；
过采样器， 用于对所述并行输入寄存器的 W个比特进行 R倍过采 样， 输出 W X R比特并行信号；
编码器， 用于对所述过采样器输出的 W X R 比特并行信号进行编 码， 输出编码后的并行信号。
6. 根据权利要求 1 所述的装置， 其特征在于， 所述解码合成器包 括 ··
解码器， 用于接收来自解串器的并行信号并进行解码， 输出解码后 的 W X R比特并行信号；
采样合成器， 用于接收所述解码器输出的 W X R 比特并行信号， 进行合成输出 W比特并行信号；
并行输出寄存器， 用于接收所述采样合成器输出的 W 比特并行信 号， 同步输出所述 W比特并行信号；
W个单端输出緩冲区， 用于緩存所述并行输出寄存器输出的 W 比 特并行信号。
7. 根据权利要求 1 所述的装置， 其特征在于， 所述并行输入信号 为速率为 kHz的低速信号；
和 /或
所述 3 < R < 10；
和 /或
所述编码后并行信号不包含时钟信号。
8. 一种微处理器， 其特征在于， 包括如权利要求 1 - 7中任意一项 所述的信号处理装置。
9. 一种 SERDES, 其特征在于， 包括如权利要求 1 - 7中任意一项 所述的信号处理装置。
10. —种信号处理方法， 其特征在于， 包括：
接收 W路并行输入信号， W为大于等于 2的整数；
对 W 路并行输入信号进行 R 倍过采样编码， 输出编码后并行信 号， 其中 R为大于等于 2的整数；
将编码后的并行信号转换为串行信号；
根据串行信号输出差分串行输出信号；
和 /或
根据接收的差分串行输入信号输出串行输入信号；
对串行输入信号进行解串获得并行信号；
对并行信号进行解码和 R 倍合成以获得 W 路并行输入信号， 其 中， W、 R为大于等于 2的整数。
11. 根据权利要求 10所述的方法， 其特征在于， 所述对 W路并行 输入信号进行 R倍过采样编码输出编码后并行信号包括：
接收 W 路并行输入信号， 对 W 路并行输入信号进行 R 倍过采 样， 输出过采样的 R X W路并行信号；
将 R X W路并行信号编码后输出。
12. 根据权利要求 10 所述的方法， 其特征在于， 所述对并行信号 进行解码和 R倍合成以获得 W路并行输入信号包括：
对并行信号进行解码， 获得解码后的 R X W路并行信号；
对 R X W路并行信号进行 R倍合成以获得 W路并行输入信号。
13. 根据权利要求 10 所述的方法， 其特征在于， 所述并行输入信 号为速率为 kHz的低速信号；
和 /或
所述 3 < R < 10。
14. 根据权利要求 10 所述的方法， 其特征在于， 所述编码后并行 信号不包含时钟信号。
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